[发明专利]延时量自动校正的等效采样装置

权利要求书

1.一种延时量自动校正的等效采样装置，其特征在于，包括：

FPGA芯片(10)；

时钟源(20)，用于产生第一时钟(CLK1)；

第一扇出芯片(30)，与时钟源(20)电性连接，用于由所述第一时 钟CLK1产生两路时钟-第二时钟(CLK2)和第三时钟(CLK3)，其中， 第三时钟(CLK3)输入FPGA芯片(10)；

可编程延时芯片(40)，其输入端连接至第一扇出芯片(30)中第二 时钟(CLK2)的输出端，其控制端连接至FPGA芯片(10)的输出端， 用于利用该FPGA芯片(10)输出的延时量对输入的第二时钟(CLK2) 进行延时，产生并输出第四时钟(CLK4)；

第二扇出芯片(50)，与可编程延时芯片(40)的输出端电性连接， 用于由输入的第四时钟(CLK4)产生两路时钟-第五时钟(CLK5)和第六 时钟(CLK6)，其中，第六时钟(CLK6)输入FPGA芯片(10)；

模数转换芯片(60)，其时钟输入端连接至第二扇出芯片(50)中第 五时钟(CLK5)的输出端，其信号输入端输入模拟信号，用于利用该第 五时钟(CLK5)作为采样时钟，对输入的模拟信号进行采样并输出；

其中，FPGA芯片(10)利用第三时钟(CLK3)作为工作时钟采样第 六时钟(CLK6)，计算可编程延时芯片(40)的延时精度，并由该延时精 度和第一时钟(CLK1)的时间周期，生成延时量并传输至可编程延时芯 片(40)的控制端。

2.根据权利要求1所述的等效采样装置，其特征在于，所述FPGA 芯片(10)包括：D触发器(110)、第一计数器(111)、比较器(112)、 第一寄存器(Reg1)、第二寄存器(Reg2)、异或门(115)、判决器(116)、 第二计数器(117)、第三计数器(118)、DSP内核(120)以及延时控制 器(121)，其中，各个部件的工作过程包括：

(1)所述D触发器(110)利用第三时钟(CLK3)作为采样时钟对 第六时钟(CLK6)的信号进行采样；

(2)第一计数器(111)累计D触发器的采样次数N₁和采样值为1 的出现次数C，判断第一计数器的采样次数N₁是否达到设定的采样次数上 限N_ave，如否，则向延时控制器(121)提供第一使能信号(EN1)；如是， 采样次数清零，向延时控制器(121)提供第二使能信号(EN2)，向比较 器(112)提供第三使能信号(EN3)；

(3)对于延时控制器(121)：

其在收到第一使能信号后，令保持延时变量i不变，输出延时量 t_delay＝it_dc；

其在收到第二使能信号后，另延时变量i＝i+1，输出延时量为 t_delay＝it_dc；

(4)比较器(112)被使能后，判断出现次数C与设定的参考值C_r的关系，如出现次数C大于参考值C_r时，比较器输出“1”；当出现次数C 小于参考值C_r时，比较器输出“0”；

(5)第一寄存器(Reg1)的值赋给第二寄存器(Reg2)，在下一时钟 周期，将比较器的输出值赋给第一寄存器(Reg1)；

(6)异或门(115)对两个寄存器的输出值进行异或操作；

(7)判决器根据异或操作的结果对第二计数器(117)、第三计数器 (118)进行操作：

a)如果异或结果为1，则使能第二计数器(117)计数的变量N₂自加1；

c)如果异或结果为0，且第二计数器计数的变量N₂不为0，使能 第三计数器(118)计数的变量N₃自加1；

(8)第二计数器(117)判断变量N₂是否等于3，如是，则提供第四 使能信号(EN4)至DSP内核；

(9)DSP内核在收到第四使能信号(EN4)后，计算出总延时次数 为N＝N₂+N₃-1，利用总延时次数为N计算可编程延时芯片(40)的延时 分辨率为t_dc，将延时分辨率t_dc发送至延时控制器。