[发明专利]具有薄化介电材料的结构

说明书

本发明是涉及具有薄化介电材料的结构，是关于半导体结构，并且更具体地说，是关于具有薄化介电材料的结构及制造方法。本方法包括在基板上沉积高k介电质。本方法更包括直接在该高k介电质上沉积氮化钛膜，并同时蚀刻该高k介电质。

技术领域

本发明是关于半导体结构，并且更具体地说，是关于具有薄化介电材料的结构及制造方法。

背景技术

现代积体电路制造的趋势在于生产尽量小的半导体装置，例如场效晶体管(FET)。在一般的FET中，源极与漏极是通过在半导体材料中布植n型或p型杂质，于半导体基板的主动区中形成。置于源极与漏极之间的是通道(或本体)区。置于本体区上方的是栅极电极。栅极电极与本体是通过栅极介电层隔开。

虽然制造更小的晶体管容许在单一基板上置放更多的晶体管，以便在相对较小的晶粒面积中形成相对较大的电路系统，这样的尺寸缩减可以提升效能，但也会降低可靠度。举例而言，n通道场效晶体管(nFET)及p通道场效晶体管(pFET)的尺寸缩减可调整位于栅极金属与半导体基板之间反转层厚度(Tinv)的大小，用以增强效能。

在调整装置尺寸时，通过调整介电质厚度来提升介于nFET装置与pFET装置之间的可靠度仍然存在着冲突。举例而言，更薄的介电材料会提升nFET装置的正偏压温度不稳定性(pBTI)可靠度，但更厚的介电材料则会有助于pFET装置的负偏压温度不稳定性(nBTI)可靠度。然而，事实上，使用现有的技术进行此类调整会有困难。

发明内容

在本发明的一态样中，一种方法包括在基板上沉积高k介电质。本方法更包括直接在该高k介电质上沉积氮化钛膜，并同时蚀刻该高k介电质。

在本发明的一态样中，一种方法包括在基板的pFET侧及nFET侧上沉积高k介电材料。本方法更包括直接在该基板的pFET侧及nFET侧的至少一者的该高k介电材料上沉积具有TiCl₄的先驱物的氮化钛(TiN)，以薄化接触该TiCl₄TiN的该高k介电材料。

在本发明的一态样中，结构包括：在基板上具有高k介电材料的nFET装置；以及在该基板上具有该高k介电材料的pFET装置。该nFET装置及该pFET装置的至少一者的高k介电材料包括Cl且不具有C。

附图说明

本发明是通过本发明的例示性具体实施例的非限制性实施例的方式，参照注记的多个图式，在以下的详细说明中予以说明。

图1至图3根据本发明的态样，显示nFET及pFET装置的结构及各别制造处理。

图4根据本发明的附加态样，显示nFET及pFET装置的结构及各别制造处理。

图5a至图5c根据本发明的进一步态样，显示nFET及pFET装置的结构及各别制造处理。

图6根据本发明的又进一步态样，显示nFET及pFET装置的结构及各别制造处理。

图7显示实施如本发明中所述的程序时，介电膜中的Cl浓度。

图8显示金属有机(MO)TiN及高温TiCl₄TiN沉积后介电质厚度的比较图。

图9显示TiCl₄TiN的介电损耗(厚度损耗)与沉积温度的关系比较图。

具体实施方式