[发明专利]分离式栅闪存结构

说明书

本发明涉及半导体制造技术领域，尤其涉及一种分离式栅闪存结构，通过设置部分位于L形字线栅的水平部分之上的控制栅的下表面低于浮栅的上表面使得控制栅与浮栅具有部分纵向交叠区域，以增加控制栅和浮栅的耦合面积，从而提高了控制栅对浮栅的耦合系数，进而提高了闪存写入效率；并通过设置浮栅临近擦除栅的拐角为圆角，使得在后续成膜时能形成厚度均匀质量较高的隧穿氧化层，改善了擦除衰退的现象；同时通过设置T形结构的擦除栅的水平部分位于部分浮栅之上使得擦除栅与浮栅具有部分水平交叠区域，以增加擦除栅和浮栅的耦合面积，从而提高了擦除栅对浮栅的耦合系数。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种分离式栅闪存结构。

背景技术

目前，在分离式栅(split gate)结构的闪存中，写入(program)效率和擦除速度是两个重要质量指标。控制栅(Control gate)对浮栅(floating gate)的耦合系数对写入的速度起着至关重要的作用；在同样的操作条件下，更高的耦合系数能带来更快的写入速度；而浮栅和擦除栅之间的隧穿氧化层的电介质强度对擦除性能的衰退影响至关重要。

现有的工艺基于传统的电容结构，即平面型上下极板，实现控制栅对浮栅的耦合作用，给浮栅提供源端热电子注入(Source-side hot electron injection)时必需的电压。耦合效率(系数)受限于极板间距，耦合面积和中间介质介电常数，在保持间距和介电常数的情况下，很难提高耦合系数。

在分离式栅结构的闪存中，擦除通过浮栅和擦除栅之间多晶硅对多晶硅福勒一诺德海姆电子遂穿效应(poly-to-poly Fowler-Nordheim electron tunneling)来实现，该物理现象发生在浮栅和擦除栅接触的拐角(corner)。擦除时(Erase)在电场作用下，浮栅拐角处发生电子遂穿效应(electron tunneling)，每次擦除电子都要穿过隧穿氧化层，如果氧化层本征质量较差，那么在强电场作用下，经过多次循环之后隧穿氧化物会受到损伤，擦除速度会逐渐变慢(Erase degradation)。在目前的结构模型下，浮栅拐角处形状比较尖锐，在后续工艺中，容易造成隧穿氧化层成膜质量和厚度均匀性较差，并且在擦除时会形成较强电场，损伤氧化层，造成擦除速度的衰退。这些都是本领域技术人员所不期望看到的。

发明内容

针对上述存在的问题，本发明公开了一种分离式栅闪存结构，包括：

衬底，设置有源区和漏区；

擦除栅，设置于所述源区之上；

分栅结构，设置于所述源区和漏区之间的所述衬底之上，所述分栅结构包括浮栅、控制栅以及包括一个水平部分和一个垂直部分的L形字线栅，且所述L形字线栅的水平部分的上表面低于所述浮栅的上表面；

其中，所述控制栅设置于所述浮栅和所述L形字线栅的水平部分之上，且部分位于所述L形字线栅的水平部分之上的所述控制栅的下表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。

上述的分离式栅闪存结构，其中，所述L形字线栅的水平部分比所述控制栅的厚度薄180～220埃。

上述的分离式栅闪存结构，其中，所述L形字线栅的材质为多晶硅或金属。

上述的分离式栅闪存结构，其中，所述浮栅为方体结构，且所述浮栅临近所述擦除栅的拐角设置为圆角。

上述的分离式栅闪存结构，其中，所述分栅结构和所述擦除栅之间设置有遂穿氧化层。

上述的分离式栅闪存结构，其中，所述L形字线栅和所述衬底之间设置有栅介质层。

上述的分离式栅闪存结构，其中，所述栅介质层的材质为二氧化硅或高介电常数材料。

上述发明具有如下优点或者有益效果：