[发明专利]一种基于位串架构的蝶形运算单元、FFT处理器及方法

权利要求书

1.一种基于位串架构的蝶形运算单元，其特征在于，包括时延补偿器、乘法器、第一加法器、减法器，

所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；

所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；

所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；

所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；

任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入；

其中，所述乘法器由多个一位全加器构成，所述一位全加器的个数与一位全加器之间的连接方式由旋转因子确定，所述乘法器逐比特地完成输入序列与旋转因子的常系数乘法；而且，所述旋转因子使用CSD序列进行表示。

2.根据权利要求1所述的一种基于位串架构的蝶形运算单元，其特征在于，所述第一加法器、减法器均由一位全加器组成。

3.根据权利要求2所述的一种基于位串架构的蝶形运算单元，其特征在于，所述减法器包括取反器、第二加法器，所述乘法器输出端连接所述取反器输入端，所述取反器输出端连接所述第二加法器，每个计算周期首次运算时，所述第二加法器的进位标志位设置为1。

4.一种基于位串架构的FFT处理器，其特征在于，包括多个如权利要求1-3任一项所述的一种基于位串架构的蝶形运算单元。

5.一种基于位串架构的FFT处理方法，其特征在于，包括以下步骤：

依照CTA算法与PFA算法将FFT点数分解至直接计算的较小点数上，对2^m点的FFT，将其分解至2点，并建立m级蝶形运算阵列，每级阵列包括N/2个如权利要求1-3任一项所述的蝶形运算单元，其中m＝log₂N，N是每个周期的采样点个数；

确定每个所述蝶形运算单元的乘法器中的旋转因子参数；

确定每个时延补偿器的延迟时间参数；

确定处理字长并据此确定电路计算周期；

根据上述参数设计每个蝶形运算单元，并按照CTA算法对所述的每个蝶形运算单元进行连接。

6.根据权利要求5所述的一种基于位串架构的FFT处理方法，其特征在于，还包括如下步骤：

根据所述字长确定对所述蝶形运算单元中的进位符进行更新的时间。