[发明专利]一种基于位串架构的蝶形运算单元、FFT处理器及方法

说明书

本发明公开了一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。

技术领域

本发明涉及数字通信领域，特别涉及一种基于位串架构的蝶形运算单元、 FFT处理器及方法。

背景技术

快速傅里叶变换(FFT)广泛应用在数字信号处理领域，特别是作为OFDM 系统的核心技术之一，被广泛应用在802.11a、802.16、DAB与DVB-T等标准中，并将成为下一代无线通信技术的基础。已有FFT的VLSI实现大致可以分为基于存储器(Memory-Based)实现与基于流水线(Pipeline-Based)。基于存储器的结构的设计有双存储器(Ping-Pong RAM)与缓存存储(Cache-Memory) 等众多结构。

但上述传统技术也存在着一些缺陷，图1所示是现有技术的一种蝶形运算单元，由于数据运算和存储字长固定，传统设计只能处理数据字长固定的数据，其处理功能单一，其处理数据的L个字长比特在同一时钟并行输入、输出，因此需要分解FFT并反复迭代计算，导致设计逻辑复杂，处理时钟数较多，同时传统技术为了降低硬件面积，难以支持很大点数的FFT计算。

发明内容

为了解决这些潜在问题，本发明的目的在于克服现有技术中所存在的上述不足，提供一种设计逻辑简单、处理时钟较少、很好的支持大点数FFT计算的基于位串架构的蝶形运算单元。

为了实现上述发明目的，本发明采用的技术方案是：

一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，

所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；

所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；

所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；

所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；

任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。

进一步地，所述加法器、减法器均由一位全加器组成。

进一步地，所述减法器包括取反器、第二加法器，所述乘法器输出端连接所述取反器输入端，所述取反器输出端连接所述第二加法器，所述第二加法器的进位标志位在每个计算周期第一个时钟周期置为1，其他时钟周期置为前一时钟周期第二加法器的进位输出。

进一步地，所述乘法器由多个一位全加器构成，所述一位全加器的个数与一位全加器之间的连接方式由旋转因子确定，所述乘法器逐比特地完成输入序列与旋转因子的常系数乘法。

进一步地，所述旋转因子使用CSD序列进行表示。

本发明同时提供一种基于位串架构的FFT处理器，包括多个如本发明的一种基于位串架构的蝶形运算单元。