[发明专利]一种基于配置无关位的FPGA电路逻辑覆盖优化方法

说明书

本发明提供了一种基于配置无关位的FPGA电路逻辑覆盖优化方法，基于一个给定的电路，通过电路仿真，敏感度评估等方法，获得所有LUT中具有CDC特性的配置位，并以反向拓扑排序方法，对所有LUT中的无关位进行重新赋值，使发生在LUT扇入逻辑和互连中的单粒子翻转软错误得到有效地屏蔽，从而使由这类软错误引起的系统错误率降到最低。在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。

技术领域

本发明涉及一种基于信号概率的FPGA用户电路逻辑反转优化方法，特别是用于在空间辐射环境中提高FPGA中用户电路的可靠性，属于FPGA用户电路逻辑优化领域。

背景技术

FPGA因具有较高的逻辑密度、较短的开发周期和特有的灵活性等显著优点，使它在航空航天领域中应用的越来越广泛。然而，空间辐射环境中存在大量的高能粒子，这些高能粒子可以改变或者干扰FPGA内部配置存储器的信息，发生配置存储器的0/1翻转或者瞬态扰动，从而引起FPGA中的用户电路功能出错并导致整个系统运行异常。因此，由于高能粒子辐射和噪声干扰造成的FPGA用户电路的可靠性问题是FPGA在空间应用领域需要解决的重要技术问题。

三模冗余技术是目前为提高FPGA中用户电路的可靠性最常用的逻辑优化技术，它的原理是将用户电路复制为三个功能相同的电路模块，并由多数表决电路模块进行功能判别，其中任何一个用户电路模块受空间辐射而功能出错时都不会影响系统最终的功能。然而采用三模冗余技术会带来三倍以上用户电路资源的开销，在资源紧张、功耗要求较高的电子系统中并不适用。

发明内容

本发明要解决的技术问题为：克服现有技术不足，提供一种基于配置无关位的FPGA电路逻辑覆盖优化方法，在不改变电路逻辑功能的情况下对用户电路进行逻辑优化，提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。

本发明的技术方案为：一个基于配置无关位的FPGA电路逻辑覆盖优化方法，包括以下步骤：

(1)对FPGA电路施加仿真激励进行仿真，得到电路线网上所有LUT上配置位的逻辑敏感度；

(2)获取电路线网中所有LUT上具有可控无关集合特性的配置位，记为CDC配置位；

(3)根据步骤(2)得到的配置位，对所有LUT进行反向拓扑遍历，使用启发式策略对所有配置位进行配置，得到新的线网列表；

(4)对新的线网列表重复步骤(2)判断当前CDC配置位占所有配置位的比重是否小于预设的阈值，若小于则当前优化结束；否则执行步骤(3)。

所述的启发式策略具体如下：

(3.1)获取与指定CDC配置位的海明距离为1的所有配置位；对于n输入的LUT，每一个配置位的输入集合即配置字由n位组成。若有两个配置位对应的配置字按位比较，只有1位不同，则称这两个配置位之间的海明距离为1；

(3.2)根据步骤(1)中的逻辑敏感度，从(3.1)中获取的配 置位中挑选逻辑敏感度最高的配置位，将该配置位的配置逻辑赋给指定CDC配置位。

所述步骤(2)获取CDC配置位的步骤如下：

(2.1)将电路线网划分成电路子块，划分的原则为：一个电路子块中，对于n输入的LUT至少包括n个输入的LUT和1个输出LUT；

(2.2)对每个电路子块做如下处理：

遍历该电路子块中所有的输入集合，求出子块中不能被可产生的外界输入访问的配置位，记为CDC配置位。

本发明与现有技术相比的有益效果如下：