[发明专利]一种应用于流水线型ADC的低功耗比较器

权利要求书

1.一种应用于流水线型ADC的低功耗比较器，其特征在于：包括第一级预放大电路、第二级放大电路和锁存电路；所述第一级预放大电路由三个PMOS管和两个NMOS管组成，第一级预放大电路的尾电流管和负载管在采样时钟控制下工作，第一级预放大电路输出到第二级放大电路进一步放大；第一级预放大电路在采样时钟下降沿到来时开启，在采样时钟下降沿结束时关断，并且在保持相到来前完成锁存，利用两相非交叠时间完成比较工作；第二级放大电路在采样时对锁存电路进行复位，在采样结束时对第一级预放大电路输出信号进一步放大并将放大后的信号发送给锁存电路；

所述第一级预放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，所述第二级放大电路包括第四PMOS管MP4、第五PMOS管MP5、第三NMOS管MN3和第四NMOS管MN4，所述锁存电路包括第六PMOS管MP6和第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6；

该低功耗比较器的具体结构为：

第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接输入信号inp，第一PMOS管MP1的漏极接第五PMOS管MP5的栅极、第一NMOS管MN1的漏极和第四NMOS管MN4的栅极；

第二PMOS管MP2的源极接第三PMOS管MP3的漏极，第二PMOS管MP2的栅极接输入信号inm，第二PMOS管MP2的漏极接第四PMOS管MP4的栅极、第二NMOS管MN2的漏极和第三NMOS管MN3的栅极；

第三PMOS管MP3的栅极接ADC的采样时钟信号Sample_p，第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的源极和第二PMOS管MP2的源极；

第四PMOS管MP4的栅极接第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第四PMOS管MP4的源极接电源VDD，第四PMOS管MP4的漏极接第六PMOS管MP6的漏极和第三NMOS管MN3的漏极；

第五PMOS管MP5的栅极接第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四PMOS管MP5的源极接电源VDD，第五PMOS管MP5的漏极接第七PMOS管MP7的漏极和第四NMOS管MN4的漏极；

第六PMOS管MP6的源极接电源VDD，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的漏极和第五NMOS管MN5的栅极；第六PMOS管MP6的漏极接第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；

第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；第七PMOS管MP7的漏极接第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；

第一NMOS管MN1的栅极接ADC的采样时钟信号Sample_p，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第一PMOS管MP1的漏极、第五PMOS管MP5的栅极和第四NMOS管MN4的栅极；

第二NMOS管MN2的栅极接ADC的采样时钟信号Sample_p，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第三NMOS管MN3的栅极；

第三NMOS管MN3的栅极接第四PMOS管MP4的栅极、第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第三NMOS管MN3的源极接第五NMOS管MN5的漏极，第三NMOS管MN3的漏极接第四PMOS管MP4的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；

第四NMOS管MN4的栅极接第五PMOS管MP5的栅极、第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四NMOS管MN4的源极接第六NMOS管MN6的漏极，第四NMOS管MN4的漏极接第五PMOS管MP5的漏极、第七PMOS管MP7的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；

第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极和第五PMOS管MP5的漏极，第五NMOS管MN5的漏极接第三NMOS管MN3的源极；

第六NMOS管MN6的源极接地，第六NMOS管MN6的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极和第四PMOS管MP4的漏极，第六NMOS管MN6的漏极接第四NMOS管MN4的源极；

输出端outp接第六PMOS管MP6的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极，输出端outm接第七PMOS管MP7的漏极、第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极。