[发明专利]用于电熔丝的静电放电保护结构

权利要求书

1.一种包含静电放电(ESD)保护结构的半导体结构，该静电放电保护结构有效耦合至电熔丝，该静电放电保护结构经结构化以防止因源于来源的ESD事件而导致该电熔丝的非刻意编程，其中该静电放电保护结构包含与该电熔丝并联或串联的第二二极管，或其中该静电放电保护结构包含与该电熔丝串联或并联的FET，电源箝制器经结构化以通过将正脉冲电流放电来保护该电熔丝；以及与该电源箝制器并联的第一二极管，其中，该第一二极管吸收源自于来源的负ESD事件，以在源自于来源的负脉冲电流期间通过接通该电熔丝上的电流并使该电流停留在低位准来保护该电熔丝，其中，该第一二极管的电流容量大于该第二二极管的电流容量。

2.根据权利要求1所述的半导体结构，其中，该电熔丝与与该电熔丝并联的该第二二极管的两端点为各自共用的端点。

3.根据权利要求2所述的半导体结构，其中，与该电熔丝并联的该第二二极管的所述端点的其中一个直接耦合至该来源。

4.根据权利要求2所述的半导体结构，其中，与该电熔丝并联的该第二二极管在该ESD事件期间为顺偏，而在正常操作期间为逆偏。

5.根据权利要求4所述的半导体结构，其中，与该电熔丝并联的该第二二极管在负脉冲期间遭受箝制，使得来自FET网络的寄生电流不会非刻意编程该电熔丝。

6.根据权利要求1所述的半导体结构，其中，与该电熔丝串联的该第二二极管在该ESD事件期间为逆偏，而在正常操作期间为顺偏。

7.根据权利要求6所述的半导体结构，其中，与该电熔丝串联的该第二二极管防止电压跨布该电熔丝高于其阈值形成。

8.根据权利要求1所述的半导体结构，其中，与该电熔丝串联的该第二二极管串联耦合至一排电熔丝。

9.根据权利要求1所述的半导体结构，其中，与该电熔丝串联的该第二二极管介于该电熔丝与FET网络之间。

10.根据权利要求1所述的半导体结构，其中，与该电熔丝串联的该FET的端点连接至该来源。

11.一种半导体结构，其包含：

电熔丝，该电熔丝连接于可能曝露至ESD来源的端点与当出现ESD事件便具有寄生电流的FET网络之间；

耦合至该电熔丝的ESD保护结构，该ESD保护结构经结构化以防止源于该ESD来源的负脉冲非刻意编程该电熔丝，其中该ESD保护结构包含与该电熔丝并联或串联的第二二极管，或其中该ESD保护结构包含与该电熔丝串联或并联的FET；

电源箝制器，该电源箝制器经结构化以通过将正脉冲电流放电来保护该电熔丝；以及

与该电源箝制器并联的第一二极管，该第一二极管经结构化以通过将负脉冲电流放电来保护该电熔丝，其中，该第一二极管吸收源自于来源的负ESD事件，以在源自于来源的负脉冲电流期间通过接通该电熔丝上的电流并使该电流停留在低位准来保护该电熔丝；

其中，该第一二极管的电流容量大于该第二二极管的电流容量。

12.根据权利要求11所述的半导体结构，其中，该电熔丝与与该电熔丝并联的该第二二极管的两端点为各自共用的端点。

13.根据权利要求12所述的半导体结构，其中，与该电熔丝并联的该第二二极管在该ESD事件期间为顺偏，而在正常操作期间为逆偏。

14.根据权利要求11所述的半导体结构，其中：

与该电熔丝串联的该第二二极管在ESD事件期间为逆偏，而在正常操作期间为顺偏；以及

与该电熔丝串联的该第二二极管防止电压跨布该电熔丝高于其阈值形成。

15.根据权利要求14所述的半导体结构，其中，与该电熔丝串联的该第二二极管为串联耦合至一排电熔丝。

16.根据权利要求11所述的半导体结构，其中，与该电熔丝串联的该FET的端点连接至该来源。