[发明专利]基于精细调相的建立保持时间测试系统和方法

权利要求书

1.基于精细调相的建立保持时间测试系统，其特征在于，包括：精细调相模块、时钟网络、待测电路模块、仲裁电路模块和控制电路模块；其中，所述精细调相模块用于产生相位差可调的两个信号即信号1和信号2；两个信号通过时钟网络接到芯片中任意待测电路模块；待测电路模块的输出响应接到仲裁电路模块中；仲裁电路模块对输出响应进行处理，以确定测试的结果；控制电路模块用于控制精细调相模块、待测电路模块、仲裁电路模块的协调工作。

2.根据权利要求1所述的基于精细调相的建立保持时间测试系统，其特征在于，通过锁相环的精细调相功能，产生两个相位差可调的时钟信号；通过时钟网络，将两个时钟信号分别接到待测模块的待测信号端和时钟端；不断地改变两个时钟信号的相位差，测出待测信号的建立保持时间。

3.根据权利要求1或2所述的基于精细调相的建立保持时间测试系统，其特征在于，所述建立保持时间测试，分为：

（1）“1”建立时间；

（2）“1”保持时间；

（3）“0”建立时间；

（4）“0”保持时间。

4.根据权利要求1或2所述的基于精细调相的建立保持时间测试系统，其特征在于，所述的精细调相模块利用芯片中已有的延迟锁相环、相位锁相环、数字时钟管理单元实现，或者用一个具有精确调相功能的PLL到芯片中作为测试IP核。

5.根据权利要求1或2所述的基于精细调相的建立保持时间测试系统，其特征在于，所述待测电路模块是FPGA中的可编程逻辑块、数字信号处理器或块存储器。

6.根据权利要求1或2所述的基于精细调相的建立保持时间测试系统，其特征在于，所述精细调相模块采用芯片中的数字时钟管理单元实现；时钟信号先输入到第一个时钟管理单元DCM_FX_1，将第一个时钟管理单元DCM_FX_1输出的倍频信号输入第二个时钟管理单元DCM_FX_2的输入端中，把倍频信号经过时钟网络同时传到下面的两个时钟管理单元DCM_PS_1和DCM_PS_2的输入端；两个时钟管理单元DCM_PS_1和DCM_PS_2将输出反馈到各自的FB端，使得输出时钟与输入时钟保持一个锁定的相位，并通过控制两个时钟管理单元DCM_PS_1和DCM_PS_2的控制信号在FPGA配置完成之后改变这个相位；第三个时钟管理单元DCM_PS_1将相位可调的第一信号接到待测模块的待测信号上；第四时钟管理单元DCM_PS_2产生信号2，接到待测模块的时钟端；第四时钟管理单元DCM_PS_2调节信号2的相位延迟，以对信号1和信号2所走路径的不同造成的skew进行补偿。

7.一种基于权利要求1-6所述测试系统的建立保持时间测试方法，其特征在于具体步骤为：

首先，通过锁相环的精细调相功能，产生两个相位差可调的时钟信号；

然后，通过时钟网络，将两个时钟信号分别接到待测模块的待测信号端和时钟端；

最后，通过不断地改变两个时钟信号的相位差，测出待测信号的建立保持时间。

8.根据权利要求7所述的建立保持时间测试方法，其特征在于，建立保持时间包括数据端D的建立保持时间、同步使能端CE信号的建立保持时间、同步复位置位SR信号的建立保持时间。

9.根据权利要求7所述的建立保持时间测试方法，其特征在于，对于一个D触发器的数据口D的建立保持时间测试，其中：

“1”建立时间的测试步骤如下：

（1）初始时，D和CLK的相位对齐，此时控制电路的状态机处于IDLE状态；

（2）将D的相位调成比CLK提前1/4个相位，控制电路的状态机在IniPS和IniPS_Adj之间来回切换；在IniPS状态，控制电路比较当前相位是否与期望相位相同，即D提前1/4个相位，如果不是，则进入IniPS_Adj状态，移动一个最小相移单位，返回IniPS，直到移至期望相位；当移至期望相位时，触发器稳定的采集到数据“1”；

（3）控制DCM_PS_1，使信号1的相位向右移，控制电路的状态机在ChkPS和ChkPS_Adj之间来回切换；在ChkPS状态中，当D未进入亚稳态时，此时没有时序违背，跳到ChkPS_Adj状态中，进行一个单位的相移，回到ChkPS状态；当D进入到亚稳态区间时，由于建立时间不满足，触发器无法稳定的采集到1，输出至少会出现一次“1”和“0”的跳变，此时测到的就是“1”的建立时间，状态机跳到RtnPS；

（4）将信号1的相位移到初始0相位，等待下一次测试，其中RtnPS状态时，比较相移是否复位，RtnPS_Adj进行一个单位的相移；相位复位成功后，状态机跳回到IDLE状态；

“1”保持时间时的测试步骤如下：

（1）初始时，D和CLK的相位对齐；

（2）将D的相位调成比CLK提前1/4个相位，此时，触发器稳定的采集到数据“1”；

（3）控制DCM_PS_1，使信号1的相位向左移，当D进入到亚稳态区间时，由于保持时间不满足，触发器无法稳定的采集到1，输出至少会出现一次“1”和“0”的跳变，此时测到的就是“1”的保持时间；

（4）将信号1的相位移到初始0相位，等待下一次测试；

“0”建立时间时的测试步骤如下：

（1）初始时，D和CLK的相位对齐；

（2）将D的相位调成比CLK推迟1/4个相位，此时，触发器稳定的采集到数据“0”；

（3）控制DCM_PS_1，使信号1的相位向右移，当D进入到亚稳态区间时，由于建立时间不满足，触发器无法稳定的采集到0，输出至少会出现一次“0”和“1”的跳变，此时测到的就是“0”的建立时间；

（4）将信号1的相位移到初始0相位，等待下一次测试；

“0”保持时间时的测试步骤如下：

（1）初始时，D和CLK的相位对齐；

（2）将D的相位调成比CLK推迟1/4个相位，此时，触发器稳定的采集到数据“0”；

（3）控制DCM_PS_1，使信号1的相位向左移，当D进入到亚稳态区间时，由于保持时间不满足，触发器无法稳定的采集到0，输出至少会出现一次“0”和“1”的跳变，此时测到的就是“0”的保持时间；

（4）将信号1的相位移到初始0相位，等待下一次测试。