[发明专利]基于精细调相的建立保持时间测试系统和方法

说明书

技术领域

本发明属于集成电路技术领域，具体涉及对集成电路芯片中片内模块的建立保持时间进行测试的系统和方法。

背景技术

在同步电路中，信号的建立时间是指信号在时钟有效沿到来之前，必须保持稳定的时间；信号的保持时间是指信号在时钟有效沿到来之后，必须保持稳定的时间。

建立和保持时间是芯片非常关键的性能参数。在芯片的设计阶段，建立保持时间对静态时序分析起着非常重要的作用；在应用芯片进行系统设计阶段，建立保持时间也决定了系统所能工作的最大频率。

关于建立保持时间，普遍的测试方法都是产生两个延迟可控的信号沿，分别接到待测模块的信号端和时钟端，通过不断改变有效信号沿的延迟差，测出信号的建立保持时间。实际测试中，一般采用自动测试设备（AutomaticTestEquipment，ATE）进行测试。这样的做法面临着测试成本高、专业技术要求性强、片外干扰大等问题，而且ATE的测试激励只能通过I/O口进入芯片，无法直接测试片内模块。

对ASIC（ApplicationSpecificIntegratedCircuit）芯片而言，由于芯片内部的功能较为单一，对于内部时序分析，更多的是在芯片设计阶段予以考虑。当芯片设计者完成了对ASIC芯片的设计和测试之后，芯片应用者不需要太多关注芯片片内资源的建立保持时间。

现场可编程门阵列（FieldProgrammableGateArray,FPGA），是一种可以在芯片制造完成之后，还能根据用户需求通过编程的方式改变其功能的芯片¹。对于不同的应用，FPGA芯片内部的功能是千变万化的。FPGA芯片应用者可以很方便地用硬件描述语言，根据自身需求，将FPGA芯片配置成自己需要的功能²。FPGA芯片为系统设计提供了一种全新的理念，当然也为系统设计者带来了更加严峻的挑战。对于FPGA芯片的应用者而言，仅仅保证FPGA芯片正常工作是不够的，还需要考虑芯片内部的时序是否正确³。这就需要对FPGA芯片各个单元的建立保持时间做一个精确的测试，以方便EDA工具更加可靠地进行时序分析。目前国内外文献对于FPGA片内模块信号的建立保持时间测试的研究相对较少。如何低成本地、方便地进行FPGA内部资源的建立保持时间测试是一个值得研究的问题。

参考文献：

[1]PereiraIG,DiasLA,deSouzaCP.AShift-RegisterBasedBISTArchitectureforFPGAGlobalInterconnectTestingandDiagnosis[J].JournalofElectronicTesting,2015,31(2):207-215.

[2]KuonI,TessierR,RoseJ.FPGAarchitecture:Surveyandchallenges[J].FoundationsandTrendsinElectronicDesignAutomation,2008,2(2):135-253.

[3]ChenD,CongJ,PanP.FPGAdesignautomation:Asurvey[J].FoundationsandTrendsinElectronicDesignAutomation,2006,1(3):139-169.

[4]JiaC,MilorL.ADLLdesignfortestingI/Osetupandholdtimes[J].VeryLargeScaleIntegration(VLSI)Systems,IEEETransactionson,2009,17(11):1579-1592.

[5]AlteraCorporation.StratixIIIDeviceHandbook[EB/OL].https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/stx3/stratix3_handbook.pdf,2011.

[6]XilinxCorporation.Virtex-4UserGuide[EB/OL].http://www.xilinx.com/support/documentation/user_guides/ug070.pdf,2008.。

发明内容

本发明的目的在于提供一种可移植性好、成本低、抗干扰性强的对集成电路芯片内部模块的建立保持时间进行测试的系统和方法。