[发明专利]记忆体电路有效

专利信息
申请号: 201610107337.1 申请日: 2016-02-26
公开(公告)号: CN105788632B 公开(公告)日: 2019-04-02
发明(设计)人: 吴孝哲 申请(专利权)人: 江苏时代全芯存储科技有限公司;江苏时代芯存半导体有限公司;英属维京群岛商时代全芯科技有限公司
主分类号: G11C13/00 分类号: G11C13/00;G11C11/56;H01L45/00
代理公司: 北京律诚同业知识产权代理有限公司 11006 代理人: 徐金国
地址: 223001 江苏*** 国省代码: 江苏;32
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摘要:
搜索关键词: 记忆体 结构 电路
【说明书】:

一种记忆体电路于此揭露。记忆体电路包含晶体管开关、覆盖晶体管开关的上方及周围的绝缘结构、多个设置于绝缘结构上方且呈垂直堆叠的记忆单元层、以及金属层结构。晶体管开关包含栅极结构,源极及漏极。每一记忆单元层包含与晶体管开关的源极之间以源极接触孔电性连接的导电底板、位于导电底板上的多个二极管结构、分别位于二极管结构上的多个记忆单元、以及分别位于记忆单元上,与导电底板大致成垂直排列的多个导电层。金属层结构与晶体管开关的漏极之间以漏极接触孔电性连接。如此一来,透过一个控制开关便可控制多个记忆单元层中的多个记忆单元,提高单位面积中的记忆容量,并简化三维记忆体电路的制程步骤,降低制程成本。

技术领域

发明是关于一种记忆体电路,且特别是关于一种三维记忆体电路。

背景技术

近来,随着现有的记忆体技术面临到尺度上的物理极限,发展新的记忆体技术成为目前相关领域重要的研发课题。

由于现有的二维记忆体阵列中,常用的基本结构是以一个晶体管搭配一个记忆单元进行控制,为了降低成本并提高单位面积上记忆体阵列的记忆容量,如何架构三维记忆体(3D memory)阵列,并以一个晶体管搭配多个记忆单元进行控制,实为当前相关领域极需改进的目标。

发明内容

为解决以上问题,本发明的一技术方案为一种记忆体结构。记忆体结构包含:一晶体管开关,其包含一栅极结构,一源极及一漏极;一绝缘结构,覆盖该晶体管开关的上方及周围;多个记忆单元层,所述记忆单元层设置于该绝缘结构上方且呈垂直堆叠,其中每一记忆单元层包含:一导电底板,与该晶体管开关的该源极之间以一源极接触孔电性连接;多个二极管结构,位于该导电底板上;多个记忆单元,分别位于所述二极管结构上;以及多个导电层,与该导电底板大致成垂直排列,分别位于所述记忆单元上;以及一金属层结构,与该晶体管开关的该漏极之间以一漏极接触孔电性连接。

在本发明的部分实施例中,该金属层结构,位于所述记忆单元层上方。

在本发明的部分实施例中,该金属层结构,设置于所述记忆单元层下方与该绝缘结构中。

在本发明的部分实施例中,该金属层结构包含:一第一金属层,俯视呈长方形状,该第一金属层的一第一端与该漏极接触孔连接;一第二金属层,俯视呈长条状且与该第一金属层大致垂直,该第二金属层设置于该第一金属层上,且与该第一金属层的一第二端连接。

在本发明的部分实施例中,该晶体管开关包含一场效晶体管或一鳍状场效晶体管。

在本发明的部分实施例中,该栅极结构包含:一栅极介电层;一栅极电极,位于该栅极介电层上;以及一隔离层,位于该栅极电极的上方,该隔离层包覆该栅极电极。

在本发明的部分实施例中,所述记忆体单元包含一相变化记忆体或一电阻式记忆体;所述二极管结构分别包含:一N型半导体层,位于该底板上;一P型半导体层,位于该N型半导体层上,与相应的记忆单元层接触。

本发明的另一种技术方案为一种记忆体电路,包含:一控制开关,包含:一栅极端,耦接于一相应的字符线;一漏极端,耦接于一相应的位线;以及一源极端;以及多个记忆单元层,所述记忆单元层每一者各自包含:多个二极管,所述二极管的一第一端耦接于该控制开关的该源极端;多个记忆单元,所述记忆单元的一第一端耦接于相应的二极管的一第二端,所述记忆单元的一第二端,耦接于一相应的选择开关。

在本发明的部分实施例中,记忆体电路还包含:多个选择线,其中所述选择开关的一控制端耦接至相应的选择线用以接收一选择信号以决定所述选择开关是否导通,所述选择开关的一第一端耦接至相应的记忆单元,所述选择开关的一第二端耦接于一接地端。

在本发明的部分实施例中,所述记忆单元为电阻式记忆体或相变化记忆体。

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