[发明专利]一种减少切口的制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种减少TEOS(正 硅酸乙酯)硬掩膜层沉积时使下层低K介质层表面碳的消耗，在后续工艺中产 生切口的制造方法。

背景技术

在集成电路金属互连线制造中，低k介电材料被广泛用于替代SiO2以缩短 RC延时。45nm及以下工艺将一般会使用碳掺杂低K材料，通过其良好的机械 性能、热和化学特性来提高集成电路的性能。而低K材料需要具有衬垫层以改 善和基片的结合性能，在它的上面还需要设置有覆盖层以抗水汽。涂覆工艺通 常包括旋转涂覆及PECVD、PETEOSCVD、HDPCVD等。

近年来，以正硅酸乙酯溶液(TEOS)为基本原料，用等离子体增强方法淀 积氧化硅膜(PETEOS)的技术在超大规模集成电路(VeryLargeScaleIntegration， VLSI)工艺中越来越得到重视，PETEOS工艺的优点之一是台阶覆盖性好，当 VLSI的线条尺寸小于1μm时，原来用硅烷(SiH4)作源淀积氧化硅膜的台阶 覆盖性已不能满足要求，导致在线条之间存在低密度区域或空洞，使产品成品 率及可靠性降低。而采用TEOS作原料生长氧化硅膜时，因TEOS的表面迁移 率大，可避免低密度区域或空洞的产生，可覆盖高宽比达1∶1的互连线空间。 PETEOS良好的台阶覆盖率来源于TEOS的低的表面粘附系数。

PETEOS工艺的另一优点是由于采用等离子体激活，淀积薄膜的温度可以由 原来的700℃降低到200～400℃，这使PETEOS工艺特别适用于VLSI金属化后 介质膜的淀积，以避免过高的温度引起的金属化的退化。

如图1所示，在低K双镶嵌铜互连工艺中，通常采用等离子体干法蚀刻工 艺，蚀刻具有PETEOS硬掩膜层102的低K介质层101，形成竖直侧壁的沟槽 104和通孔103。在等离子体干法蚀刻工艺中，一般会在沟槽104和通孔103的 侧壁形成少量的聚合物(barrier/seedlayer)，它有助于保护蚀刻掩膜下的低K材 料并获得竖直的侧壁轮廓。然而，其他一些比较特殊的蚀刻残留物，比如铜氧 化物和聚合物的混合体，也存在于通孔的底部。为了在先进的IC器件中得到高 可靠性低电阻率的互连线，侧壁的聚合物在通孔底部的残留微粒必须在下一步 工艺步骤之前去除。为了去除这些蚀刻残留物，现有技术中通常使用包括O2、 NF3/Ar、He/H2等离子体化学物，或者采用DHF(稀释的氢氟酸)之类的化学 试剂去除残留的聚合物。在SEM下观察清洗聚合物残留后的IC器件发现，刻 蚀的沟槽和通孔后的低K介质层表层存在底部切口(undercut)损伤105，这种 损伤产生的主要原因是低K介质层非常软，很容易被高能量攻击，在PETEOS HM工艺(PETEOS硬掩膜层沉积工艺)中，氧等离子使得接触界面的低k介质 层中原本含有的碳被消耗掉(CarbonLossing)，导致低k介质层顶部表层转化为 一层SiO2薄膜，SiO2薄膜与低k介质层相比具有很高的湿法刻蚀选择比(如 300∶1)，当利用DHF等清洗剂进行残留物清洗时，很容易被刻蚀掉，进而在 PETEOS硬掩膜层102与低k介质层101的界面形成底部切口损伤105。这种底 部切口损伤105会使得PETEOS硬掩膜层102很容易被剥离(peeling)，并且使 得后续铜填充之前生长的阻挡/籽晶层(barrier/seedlayer)出现断接现象，严重 影响铜填充的性能，进而影响互连线的导电等性能。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能 够减少切口的制造方法。

为了实现上述技术目的，根据本发明，提供了一种减少切口的制造方法， 包括：

第一步骤：提供半导体基体，并且在所示半导体基体上形成掺氮碳化硅层；

第二步骤：在掺氮碳化硅层表面形成含碳低K介质层；

第三步骤：对含碳低K介质层在TEOS的环境中进行He等离子体处理， 由此在含碳低K介质层表面形成二氧化硅硬掩膜层；

第四步骤：在二氧化硅的硬掩膜层上，通过有氧等离子体增强沉积工艺沉 积一层TEOS硬掩膜层；

第五步骤：利用二氧化硅硬掩膜层和TEOS硬掩膜层，对含碳低K介质层 和掺氮碳化硅层进行刻蚀，从而在含碳低K介质层和掺氮碳化硅层中形成沟槽 和通孔；并且，随后执行湿法清洗。

优选地，二氧化硅硬掩膜层的厚度介于40-150A之间。