[发明专利]闪存结构

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种闪存结构。

背景技术

对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子(CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子(CHE)方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译率。根据文献“G.Servalli,etal.,IEDMTech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。

ShuoJiShukuri等人发表的文章“A60nmNorFlashMemoryCellTechnologyUtilizingBackBiasAssistedBand-to-BandTunnelingInducedHot-ElectronInjection(B4-Flash)”阐释了使用氮化硅作为电荷存储层的B4闪存的器件尺寸缩小的原理。

S.Tiwari在1996年发表的文章“Asiliconnanocrystalsbasedmemory”首次提出了硅纳米晶作为电荷存储层的闪存器件结构，这种器件结构使用直接隧穿并且把纳米晶作为电荷存储介质。这种结构的擦除或编程时间短，并且操作电压很低，在2.5V的情况下，擦除或编程的几百个纳秒的时间内其阈值电压就可以有0.2-0.4V的变化。这种结构的耐久度也很好，在109的编程擦除周期后仍然有良好的阈值电压窗口特性。这种结构表现出高的电荷存储密度以及低功耗的操作。

硅纳米晶作为电荷存储介质，相比于原有的多晶硅为材料的存储介质，拥有更好的电荷存储能力，硅纳米晶材料中的电荷更不容易产生泄漏。原有的多晶硅因为是连为一体的导体，故氧化层的单独缺陷很容易会导致整个电荷存储层中大多数电荷的泄漏。而硅纳米晶由于其材料为分散的极小的晶体，电荷不容易从其中一个晶体跑到另外一个晶体上，氧化层的缺陷不会导致所有硅纳米晶中的电子发生泄漏。

根据文献“FloatingGateB4-FlashMemoryTechnologyUtilizingNovelProgrammingScheme-HighlyScalable,EfficientandTemperatureIndependentProgramming”以及“60nmNorFlashMemoryCellTechnologyUtilizingBackBiasAssisted”，B4闪存的擦除编程耐久度为104，这远小于使用硅纳米晶的闪存，后者可以达到106甚至109量级。

J.Fu发表的文章“TrapLayerEngineeredGate-All-AroundVerticallyStackedTwinSi-NanowireNonvolatileMemory”提出了陷阱层工程的SONOS纳米线闪存，其主体是纳米线闪存，而其电荷存储层是氮化硅层以及在氮化硅层上生长出的硅纳米晶。这种新型闪存结构既可以取得纳米线晶体管的尺寸缩小的优势，又可以取得硅纳米晶作为电荷存储层带来的闪存可靠性的提升，数据保存能力上的提升以及拥有优越的擦写耐久度特性，以及更快的擦写速度，更宽的阈值电压窗口。

现有的技术上B4闪存都是平面器件，没有栅包围(Gate-All-Around)的硅纳米线结构的闪存器件结构形式。目前世界上正在进行研发的浮栅平面B4闪存的关键尺寸是58nm。如果采用硅纳米线的结构，B4闪存的栅长将会进一步缩短到20nm左右。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够很好地抵御短沟道效应并缩短栅长的闪存结构。

为了实现上述技术目的，根据本发明，提供了一种闪存结构，包括：圆柱体N型硅结构、分别包裹在所述圆柱体N型硅结构的两端的P型源端区域和P型漏端区域、以及包裹在所述圆柱体N型硅结构中间区域的圆柱栅叠层结构；其中，所述圆柱栅叠层结构从内至外依次包括隧穿氧化层、硅纳米晶层、ONO层和控制栅层。

优选地，P型源端区域的一个端面与圆柱栅叠层结构的一个端面接触，而且P型漏端区域的一个端面与圆柱栅叠层结构的另一个端面接触。

优选地，圆柱体N型硅结构的与P型源端区域和P型漏端区域对应的部分的掺杂浓度大于圆柱体N型硅结构的与圆柱栅叠层结构对应的部分的掺杂浓度。

优选地，隧穿氧化层使用的材料是SiO₂，厚度为8nm。

优选地，硅纳米晶层的厚度为90nm。