[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，包括：提供衬底；在衬底中形成隔离结构，用于将衬底分为第一区域和第二区域；在第一区域衬底内形成第一阱区；在第二区域衬底内形成掺杂类型与第一阱区掺杂类型不同的第二阱区；形成位于隔离结构上的伪栅结构；以伪栅结构为掩膜，在第二阱区内形成第二重掺杂区，第二重掺杂区与第二阱区的掺杂类型相同；以伪栅结构为掩膜，在第一阱区内形成第一重掺杂区，第一重掺杂区与第一阱区的掺杂类型相同。本发明通过在第一区域和第二区域交界处隔离结构上形成伪栅结构，伪栅结构可以作为形成掺杂区时的离子注入掩膜，避免重掺杂区的掺杂离子进入相邻阱区或重掺杂区内，从而可以提高相邻器件的击穿电压。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体器件制造过程中，常采用浅沟槽隔离结构(Shallow Trench Isolation，STI)或者硅的局部氧化结构(Local Oxidation of Silicon，LOCOS)作为P阱(Pwell)与N阱(Nwell)之间的阱区隔离结构，以实现器件的隔离。两相邻阱区形成于衬底中，相应阱区内还形成有重掺杂区，所述相邻阱区之间形成有隔离结构，且所述相邻阱区的深度大于所述隔离结构的深度。通过所述阱区隔离结构，可以抑制相邻器件的穿通，减小器件的漏电。

但是，现有技术的阱区隔离结构容易引起半导体器件电学性能下降的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤：提供衬底；在所述衬底中形成隔离结构，用于将所述衬底分为第一区域和第二区域；在所述第一区域衬底内形成第一阱区；在所述第二区域衬底内形成第二阱区，所述第二阱区的掺杂类型与所述第一阱区的掺杂离子类型不同；形成位于所述隔离结构上的伪栅结构；以所述伪栅结构为掩膜，在所述第二阱区内形成第二重掺杂区，所述第二重掺杂区与所述第二阱区的掺杂离子类型相同；以所述伪栅结构为掩膜，在所述第一阱区内形成第一重掺杂区，所述第一重掺杂区与所述第一阱区的掺杂离子类型相同。

可选的，所述伪栅结构的线宽尺寸小于所述隔离结构的线宽尺寸。

可选的，形成所述第一重掺杂区的步骤包括：进行N型离子掺杂；形成所述第二重掺杂区的步骤包括：进行P型离子掺杂；或者，形成所述第一重掺杂区的步骤包括：进行P型离子掺杂；形成所述第二重掺杂区的步骤包括：进行N型离子掺杂；进行N型离子掺杂的步骤包括：掺杂的离子为磷离子、砷离子或锑离子，离子能量为2Kev至80Kev，离子剂量为3E13至8E15原子每平方厘米；进行P型离子掺杂的步骤包括：掺杂的离子为硼离子，离子能量为2Kev至120Kev，离子剂量为3E13至5E15原子每平方厘米。

可选的，形成位于所述隔离结构上的伪栅结构的步骤包括：在所述衬底表面形成栅氧化膜；在所述栅氧化膜表面形成栅极膜；在所述栅极膜表面形成图形层；以所述图形层为掩膜，采用等离子干法刻蚀工艺，刻蚀去除所述第一阱区上和第二阱区上的部分栅极膜和部分栅氧化膜，保留所述隔离结构上的栅极膜和栅氧化膜，形成伪栅氧化层和伪栅电极层，所述伪栅氧化层和伪栅电极层用于构成伪栅结构；去除所述图形层。

可选的，所述形成方法还包括：形成所述第一重掺杂区之前，以所述伪栅结构为掩膜，在所述第一阱区内形成第一轻掺杂区，所述第一轻掺杂区与所述第一重掺杂区的掺杂离子类型相同，所述第一轻掺杂区的深度小于所述第一重掺杂区的深度；形成所述第二重掺杂区之前，以所述伪栅结构为掩膜，在所述第二阱区内形成第二轻掺杂区，所述第二轻掺杂区与所述第二重掺杂区的掺杂离子类型相同，所述第二轻掺杂区的深度小于所述第二重掺杂区的深度。