[发明专利]半导体装置结构

说明书

本发明提供半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，顶部金属层具有第一部分及第二部分，其中第一部分完全覆盖内金属层，第二部分围绕第一部分，且第一部分与第二部分隔开，以及钝化层设置于顶部金属层上，其中钝化层具有挖空图案，以露出顶部金属层。本发明半导体装置结构的钝化层具有各种挖空图案的布局方式，这些布局方式减少钝化层所带来的压力，且顶部金属层设置于钝化层的挖空图案区的下方，能达到保护下方元件的效果。此外，以条状、片状或环状来设计顶部金属层的布局来作为钝化层与半导体基底间的缓冲结构，亦可减少在后段工艺中产生不等向的压力，避免下层的元件产生压阻效应。

技术领域

本发明是关于半导体装置结构，特别是关于半导体装置结构的钝化层及顶部金属层的布局。

背景技术

近年来，半导体装置在电脑、消费电子等领域中发展快速。目前，半导体装置技术在金属氧化物半导体场效应晶体管的产品市场中已被广泛接受，具有很高的市场占有率。

薄膜电阻(thin-film resistors)器被广泛地应用于各种集成电路(integratedcircuits)中，其中多晶硅电阻(poly resistor)器为主要的高电阻元件之一。由于近年来在智能产品(smart products)、物联网(networking)和车用电子(automotiveelectronics)的蓬勃发展使得薄膜电阻器的精准度受到重视。虽然目前存在的半导体装置已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，例如，现今半导体装置面临薄膜电阻器的电阻值有漂移率过大的问题，而机械应力(mechanicalstress)是造成电阻漂移的主要原因之一。例如，在半导体装置的后段工艺中，各道工艺中所产生的应力使得下层的电阻器产生压阻效应(piezoresistance effect)。因此，如何通过工艺上或结构上的改良而降低薄膜电阻器的电阻值的漂移率是值得研究的课题。

发明内容

本发明的一些实施例关于半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，其中顶部金属层具有第一部分及第二部分，第一部分完全覆盖内金属层，第二部分围绕第一部分，且第一部分与第二部分隔开，以及钝化层设置于顶部金属层上，其中钝化层具有挖空图案，以露出顶部金属层。

本发明的另一些实施例是关于半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，钝化层设置于顶部金属层上，钝化层包含第一钝化部分和第二钝化部分与该第一钝化部分隔开，其中第二钝化部分围绕第一钝化部分，且第一钝化部分与第二钝化部分间的空隙露出顶部金属层。

本发明实施例所示的半导体装置结构的钝化层具有各种挖空图案的布局方式，这些布局方式减少钝化层所带来的压力(stress)，且顶部金属层设置于钝化层的挖空图案区的下方，能够达到保护下方元件(例如内金属层)的效果。此外，以条状、片状或环状来设计顶部金属层的布局来作为钝化层与半导体基底间的缓冲结构，亦可减少在后段工艺中产生不等向的压力，避免下层的元件产生压阻效应。传统半导体装置的薄膜电阻器的电阻值漂移率过大的原因主要来自压阻效应的贡献，通过本发明的半导体装置结构的钝化层与顶部金属层的布局可以避免位于钝化层下方的元件产生压阻效应，因此，本发明的半导体装置的薄膜电阻器的电阻值的漂移率低于传统的半导体装置的薄膜电阻器。例如，本发明的半导体装置的薄膜电阻器的电阻值漂移的公差(tolerance)小于5％，传统半导体装置的薄膜电阻器的电阻值漂移的公差则大于10％。

附图说明

图1A显示根据一些实施例，半导体装置结构的剖面示意图。

图1B显示根据一些实施例，如图1A所示的半导体装置结构中钝化层和顶部金属层的布局的上视图。

图2A显示根据一些实施例，半导体装置结构的剖面示意图。