[发明专利]一种芯片高速测试电路及测试方法

权利要求书

1.一种芯片高速测试电路，其特征在于：包括PLL电路单元、CPU时钟OCC电路单元、功能分频电路单元、CPU电路单元、门控时钟单元、测试模式判断单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元以及总线电路单元；

所述PLL电路单元分别连接CPU时钟OCC电路单元和门控时钟单元；

所述测试模式判断单元、门控时钟单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元依次连接；且所述测试模式判断单元还连接测试模式信号；

所述CPU时钟OCC电路单元分别连接所述功能分频电路单元和CPU电路单元；所述功能分频电路单元还通过通路选择单元连接所述总线电路单元；

所述PLL电路单元负责在功能模式和at_speed测试模式下都产生高频CPU时钟，并把高频CPU时钟送往所述CPU时钟OCC电路单元和门控时钟单元；

所述门控时钟单元负责接收测试模式判断单元的判断结果进行时钟关断操作,并把输出时钟送往测试分频电路单元；

所述测试模式判断单元负责根据当前的测试模式状态输出判断结果到功能分频电路单元和门控时钟单元，只有当芯片处于测试模式并且测试模式为at_speed测试模式时打开门控时钟单元，其他状态下都关闭门控时钟单元；

所述测试分频电路单元负责在at_speed测试模式下对cpu时钟进行分频操作,并把分频后的时钟送往总线时钟OCC电路单元；

所述功能分频电路单元负责在功能模式下对高频CPU时钟进行分频操作，并把分频后的时钟送往通路选择单元；

所述CPU时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给CPU电路单元,在功能模式下将输入时钟直通到输出端；

所述总线时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给通路选择单元,在功能模式下将输入时钟直通到输出端；

所述通路选择单元在功能模式下选择功能分频电路的时钟作为总线电路单元的工作时钟,在at_speed测试模式下选择总线时钟OCC电路单元的输出测试激励作为总线电路单元的测试时钟。

2.一种芯片高速测试方法，其特征在于：提供如权利要求1所述的测试电路，所述芯片高速测试方法为at_speed测试模式的测试过程，具体包括下述步骤：

当前at_speed测试模式信号被设置为有效；所述测试模式判断单元判断为at_speed测试模式，并输出判断结果到所述功能分频电路单元进行电路关闭操作和门控时钟单元进行时钟打开操作；

所述PLL电路单元产生高频CPU时钟，并把时钟送往所述CPU时钟OCC电路单元和所述门控时钟单元；

所述CPU时钟OCC电路单元产生高速的测试激励给CPU电路单元；同时，

所述门控时钟单元接收到测试模式判断单元的判断结果后将高频CPU时钟导通并输出至所述测试分频电路单元；所述测试分频电路单元对cpu时钟进行分频操作，并把分频后的时钟送往总线时钟OCC电路单元；所述通路选择单元选择总线OCC电路单元的输出测试激励作为总线电路单元的测试时钟。

3.根据权利要求2所述的一种芯片高速测试方法，其特征在于：还包括功能模式流程，具体包括下述步骤：

当前at_speed测试模式信号值被设置为无效；所述测试模式判断单元判断当前不是at_speed模式,则输出判断结果到所述功能分频电路单元进行打开电路操作和门控时钟单元进行时钟关闭操作；

所述PLL电路单元产生高频CPU时钟，并把时钟送往所述CPU时钟OCC电路单元和所述门控时钟单元；

所述门控时钟单元接收到测试模式判断单元的判断结果后将高频CPU时钟进行关断操作；同时，

所述功能分频电路单元将高频CPU时钟进行分频处理并将分频后的总线时钟送往通路选择单元；所述通路选择单元选择功能分频电路单元的时钟作为总线电路单元的工作时钟。