[发明专利]一种芯片高速测试电路及测试方法

说明书

本发明提供一种芯片高速测试电路，包括PLL电路单元、CPU时钟OCC电路单元、功能分频电路单元、CPU电路单元、门控时钟单元、测试模式判断单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元以及总线电路单元；所述PLL电路单元分别连接CPU时钟OCC电路单元和门控时钟单元；所述测试模式判断单元、门控时钟单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元依次连接；且所述测试模式判断单元还连接测试模式信号；所述CPU时钟OCC电路单元分别连接所述功能分频电路单元和CPU电路单元；所述功能分频电路单元还通过通路选择单元连接所述总线电路单元。以实现有分频关系的串联时钟都能做at_speed测试,从而大幅提高高速测试覆盖率。

技术领域

本发明涉及一种芯片高速测试电路及方法。

背景技术

随着芯片技术的快速发展和用户对电子设备性能需求越来越强烈,at speed高速测试可以完成芯片功能测试的同时还能筛选芯片的最高工作频率,因此在大型SOC芯片中使用越来越多，OCC电路是实现at_speed测试的关键单元，被插入芯片原有的时钟电路网中用于产生at_speed测试需要的时钟时序。

由于芯片设计和EDA工具的需求，OCC单元需要被摆放在同一层次，这就带来了一个问题，即在当前技术中无法实现有分频关系串联时钟都做at_speed测试，通常只能牺牲一个时钟不做高速测试而只做低速测试，这样会牺牲高速测试的覆盖率，或者将两路时钟完全分开设计，然则分开设计又会增加电路消耗，也大幅减少了时钟路径的common_path(公共路径)从而增加了时序收敛的难度。

发明内容

本发明要解决的技术问题，在于提供一种芯片高速测试电路及测试方法，将OCC电路插入时钟电路网，以实现有分频关系的串联时钟都能做at_speed测试,从而大幅提高高速测试覆盖率。

本发明的芯片高速测试电路是这样实现的：一种芯片高速测试电路，包括PLL电路单元、CPU时钟OCC电路单元、功能分频电路单元、CPU电路单元、门控时钟单元、测试模式判断单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元以及总线电路单元；

所述PLL电路单元分别连接CPU时钟OCC电路单元和门控时钟单元；

所述测试模式判断单元、门控时钟单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元依次连接；且所述测试模式判断单元还连接测试模式信号；

所述CPU时钟OCC电路单元分别连接所述功能分频电路单元和CPU电路单元；所述功能分频电路单元还通过通路选择单元连接所述总线电路单元。

进一步的，所述PLL电路单元负责在功能模式和at_speed测试模式下都产生高频CPU时钟，并把高频CPU时钟送往所述CPU时钟OCC电路单元和门控时钟单元；

所述门控时钟单元负责接收测试模式判断单元的判断结果进行时钟关断操作,并把输出时钟送往测试分频电路单元；

所述测试模式判断单元负责根据当前的测试模式状态输出判断结果到功能分频电路单元和门控时钟单元，只有当芯片处于测试模式并且测试模式为at_speed测试模式时打开门控时钟单元，其他状态下都关闭门控时钟单元；

所述测试分频电路单元负责在at_speed测试模式下对cpu时钟进行分频操作,并把分频后的时钟送往总线时钟OCC电路单元；

所述功能分频电路单元负责在功能模式下对高频CPU时钟进行分频操作，并把分频后的时钟送往通路选择单元；

所述CPU时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给CPU电路单元,在功能模式下将输入时钟直通到输出端；

所述总线时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给通路选择单元,在功能模式下将输入时钟直通到输出端；