[发明专利]半导体器件及其驱动方法

说明书

本发明提供一种包括纠错码电路的半导体器件及其驱动方法。半导体器件包括：多个正常簇，包括多个存储单元，并且连接到数据线；多个虚设簇，布置在所述多个正常簇的特定区域中，并通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。

相关申请的交叉引用

本申请要求2015年11月2日提交给韩国知识产权局的申请号为10-2015-0153361的韩国申请的优先权，其通过引用全文合并于此。

技术领域

各种实施例总体涉及一种半导体器件及其驱动方法，更具体地，涉及一种包括纠错码电路的半导体器件。

背景技术

典型的半导体器件包括多个存储单元阵列和多个感测放大器阵列，该多个存储单元阵列具有用于根据地址来储存并输出数据的多个单位单元，该多个感测放大器阵列用于放大并输出从单元阵列输出的数据信号。

最近，关于半导体存储器件，已经增加努力研发一种用于增大净裸片(net die)以改善制造成本的技术。在该努力的过程中，已经提出一种将8F2的单元阵列结构转换成6F2或4F2的单元阵列结构的方法。6F2的单元阵列结构最近且持续备受瞩目，因为与8F2的单元阵列结构相比，其可以每单位面积集成更多的单元。

一般而言，8F2采用折叠位线结构，而6F2采用开放位线结构。在折叠位线结构中，位线BL和取反位线(bit bar line)BLB形成在感测放大器的一侧上，而在开放位线结构中，位线BL和取反位线BLB形成在感测放大器的两侧处。

以下将详细描述开放位线结构。具有开放位线结构的半导体器件包括多个存储单元簇(mat)、多个感测放大器阵列S/A阵列以及虚设簇。

在所述多个存储单元簇中的每个中，可以形成用于储存数据的存储单元。存储单元布置在位线和字线的交叉区域以及取反位线BLB和子字线SWL的交叉区域。存储单元包括是单元晶体管的NMOS晶体管和单元电容器。

虚设簇为布置在存储单元簇的最上端和最下端的簇，即，布置在存储单元块的外周边部分处的簇。此外，虚设簇布置在目标单元簇的下端以向目标单元簇提供要与其进行比较的取反位线的电平。利用这种虚设簇，可以以与每个存储单元阵列块相似的方式形成被布置成彼此交叉的多个位线和多个虚设字线。

然而，在虚设簇中，因为实际上仅与目标单元簇进行比较且连接到感测放大器的取反位线(或位线)操作，因此虚设簇中的位线(或取反位线)不操作且不必要地占用区域。因此，净裸片可以被减少。

此外，随着施加到存储单元的电压降低以及单元尺寸减小，软错误容限(tolerance)的退化成为问题。在使用用于纠正数据错误的ECC(纠错码)电路的半导体集成设备中，已经提出一种用于向典型数据添加奇偶校验位并纠正故障位的电路技术。

发明内容

各种实施例针对利用半导体器件的虚设簇作为纠错码电路。

在一个实施例中，一种半导体器件包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC(纠错码)计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。