[发明专利]一种应用于集成电路的静电放电ESD保护电路

说明书

本发明公开了一种应用于集成电路的静电放电ESD保护电路。本发明公开的静电放电ESD保护电路包括：主ESD保护电路、电阻和从ESD保护电路；其中，主ESD保护电路中至少包括一个高压N沟道MOS管，该高压N沟道MOS管的栅极、源极和体端连接到地，该高压N沟道MOS管的漏极连接集成电路芯片的引脚焊盘PAD；从ESD保护电路中至少包括一个低压N沟道MOS晶体管，该低压N沟道MOS管的栅极、源极和体端连接到地，该低压N沟道MOS管的漏极通过所述电阻连接到高压N沟道MOS管的漏极，并连接到集成电路芯片内部被保护的电路。本发明能够实现一种漏电电流较小的ESD保护电路，降低系统功耗，更好地满足低功耗系统的应用要求。

技术领域

本发明涉及电子电路领域，尤其涉及一种应用于集成电路的静电放电ESD保护电路。

背景技术

ESD(Electrostatic Discharge，静电放电)是当今集成电路中最重要的可靠性问题之一。ESD现象主要能对电子器件造成以下的损坏：在半导体器件中由于介质击穿而导致氧化物薄膜破裂；由于EOS(Electrical Overstress，电气过应力)引起过热导致金属导线熔化；由于寄生的PNPN结构而导致CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)器件闭锁；使元器件结构中产生潜藏的缺陷，它们并不立即失效，但会引起断续的故障以及长期可靠性问题，这种损伤非常微弱，不易发现，即潜在损伤.集成电路工业由ESD导致的损失是一个非常严重的问题.ESD造成的失效机理主要热击穿和电击穿。

ESD保护电路的作用是：当ESD脉冲出现后，能提供一条低阻抗的放电通路，并能够将电压钳位在一定水平。该通路对ESD脉冲的开启速度快于内部电路，对正常工作影响较小，包括较小漏电流、寄生、栓锁等。ESD保护电路在集成电路设计中一般设计在芯片引脚焊盘PAD旁，用以保护芯片的内部电路。通常用一个或多个器件构成ESD保护电路，用来构成ESD保护电路的器件有很多种，MOS管(Metal-Oxide-Semiconductor Field-EffectTransistor，金属氧化物半导体场效应管)就是其中一种，包括NMOS管(N-Channel MOS，N沟道MOS管)和PMOS管(P-Channel MOS，P沟道MOS管)。图1(a)和图1(b)分别示出了NMOS管的结构和电流电压特性，主要利用NMOS管的瞬间崩溃(Snapback)效应来钳位瞬间高压和进行分流的，如图1(a)所示，NMOS管内部有一个横向寄生n-p-n晶体管，即由源极Source、P型衬底p-substrate和漏极Drain形成的，图1(b)中的E(V1，I1)坐标点即为该寄生晶体管开启时的电压电流，在ESD发生时，该寄生n-p-n晶体管触发导通，ESD放出的静电电荷则能够通过该器件泄放到地，此时该器件两端的电压回落至Vhold，使得被保护器件两端电压被限制在Vhold，即钳位电压为Vhold。

一个好的ESD保护电路应该能够可以抵抗多次ESD事件；还应该具有足够快的开启速度以及低的开启电阻，以保证在ESD事件发生时，能够快速将电压钳位，使得相应的被保护电路不受损伤。保护电路还应该具有独立性，在被保护电路工作时，保护电路应该是高阻状态，不影响被保护内部电路的正常工作，尤其在低功耗系统应用中，如低功耗晶振解决方案，对ESD保护电路漏电要求比较高，要求漏电很小。

因此，如何实现一种漏电电流较小的ESD保护电路，从而降低系统功耗，满足低功耗系统的要求，是业界所亟待研究和解决的问题。

发明内容

本发明实施例提供一种应用于集成电路的静电放电ESD保护电路，用以实现一种漏电电流较小的ESD保护电路，降低系统功耗。

本发明的一个实施例提供的一种应用于集成电路的静电放电ESD保护电路，包括：主ESD保护电路、电阻和从ESD保护电路。