[发明专利]一种基于描述符的BLVDS总线数据传送装置及其方法

说明书

技术领域

本发明涉及一种基于描述符的BLVDS总线数据传送装置及其方 法，属于通信技术领域。

背景技术

目前，解决丢失数据帧问题有两种方案，通过FIFO方式缓存数 据，以及通过乒乓原理的双RAM缓存数据。FIFO缓存数据只能缓 存接收到的数据，而不能实现断帧功能，造成多帧数据存在一起的现 象。乒乓原理的双RAM缓存方案，可以在一定程度上解决丢帧问题， 但在数据通信速率过快时，也可能丢帧。

BLVDS(总线型低电压差分信号)总线具备250mV的低电压差 分信号以及快速的过渡时间，其抗干扰特性与数据高速传输特点，使 其在多点电缆以及背板有广泛的应用。在BLVDS总线进行数据通信 的过程中，往往由于CPU处理数据速度不够快，从而导致不能及时 处理总线上的数据，造成数据帧的丢失。描述符是32位的寄存器， 包括数据帧长度，帧状态，帧存储地址等信息。

名词解释如下：

FPGA：现场可编程门阵列

BLVDS(buslowvoltagedifferentialsignaling)总线型低压差分信 号，其专门用于实现多点电缆或背板应用，BLVDS具备大约250mV 的低压差分信号以及快速的过渡时间。

RAM：随机存取存储器(randomaccessmemory，RAM)又称作 “随机存储器”，它可以随时读写，而且速度很快，通常作为操作系 统或其他正在运行中的程序的临时数据存储媒介。

GPMC：通用内存管理。TI公司的用于与其他设备进行数据交互 的总线。

发明内容

针对现有技术存在的不足，本发明目的是提供一种基于描述符的 BLVDS总线数据传送装置及其方法，在以BLVDS总线进行数据通信 的基础上，通过增加多个描述符寄存器，可以缓存多帧数据，从而保 证设备正常通信，解决丢帧问题。

为了实现上述目的，本发明是通过如下的技术方案来实现：

本发明的一种基于描述符的BLVDS总线数据传送装置，包括多 个板卡，每个所述板卡上设有CPU、通过GPMC接口与CPU进行数 据交互的FPGA芯片和通过BLVDS总线与FPGA芯片进行通信的匹 配电阻；所述FPGA芯片包括用于将BLVDS总线信号转换为数字信 号并传递到数据接收模块的BLVDS编解码模块、用于处理报文帧实 现报文CRC校验及断帧功能的数据收发模块、分别与数据收发模块 进行通信的RAM以及多个接收描述符寄存器/发送描述符寄存器。

上述接收描述符寄存器采用的是32位寄存器，其中，1-16位为 RAM接收地址位，17-27位为数据帧长度位，28位为接收状态位， 29位为CRC校验状态位，30位为清除控制位，31-32位为保留位； 上述发送描述符寄存器采用的也是32位寄存器，其中，1-16位为RAM 接收地址位，17-27位为数据帧长度位，28位为发送状态位，29位为 清除控制位，30-32位为保留位。

具体采用的是八个接收描述符寄存器和八个发送描述符寄存器。

上述BLVDS总线数据传送装置的传送方法，包括以下步骤：

在接收数据过程中，将接收到的数据帧存入到所述接收描述符寄 存器前16位设定的RAM接收地址中，断帧后，将所述接收描述符 寄存器第28位置1，表示接收到一帧数据；然后，进行CRC校验， 如果CRC校验正确，将所述接收描述符寄存器第29位置1，否则置 0；并将数据帧长度存入到接收描述符寄存器27-17位中；

如果上述步骤完成一帧数据接收工作，等到下一帧数据来到时， 将对下一接收描述符寄存器进行设置，如此循环，直到查询最后一个 接收描述符寄存器；如果所述接收描述符寄存器第28位是1，则根 据接收描述符寄存器中帧长度、CRC状态以及帧存储地址，取出帧 数据，然后向所述接收描述符寄存器第30位写入1，清除所述接收 描述符寄存器接收状态位为0；

在发送数据过程中，将要发送的报文帧存入到发送描述符寄存器 所设置的RAM地址中，同时设置所述发送描述符寄存器第28位发 送状态为1，并设置27-17位数据帧长度；FPGA内部的数据收发模 块，时刻查询发送描述符寄存器发送状态是否为1，若为1，则根据 RAM地址，以及发送数据帧长度，将发送数据发送至所述BLVDS 编解码模块，由所述BLVDS编解码模块将数据帧发送到BLVDS总 线上。