[发明专利]灵敏放大器

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种灵敏放大器(Sense Amplifier，SA)。

背景技术

如图1所示，是现有灵敏放大器的电路图；现有灵敏放大器包括：

预充电单元201，由PMOS管P102组成，栅极连接预充电信号PRE。

位线调整单元202，由NMOS管N100和反相器104组成。

存储单元203，由SONOS管100和选择管101组成，SONOS管100的浮栅中存储了数据，SONOS管的栅极连接字线WLS，选择管101的栅极连接字线WL。

PMOS管100和101组成镜像电路，PMOS管100和存储单元203的路径串联。

PMOS管101和参考电流源Iref组成电流比较器204，比较结果通过数据线dl连接到反相器103并通过反相器103反相后输出信号Dout。

现有灵敏放大器在对选取的存储单元进行读取(read)的工作过程包括预充电过程和放大过程。

预充电过程(Pre-charge)中：预充电信号PRE为低电平是PMOS管P102导通，电源电压VPWR通过PMOS管P102、NMOS管N100对列线节点cl充电，列线节点cl通过列多路选择器(CMUX)102对存储单元203的位线节点bl充电。当列线节点cl为低电平时，反相器104的输出端为高电平使NMOS管N100导通，列线节点cl的电压会从低电平一直上升直到箝位在反相器104的翻转点附近。

预充电结束后进入放大过程：由电源电压vpwr经过PMOS管P100，NMOS管N100和PMOS管100和存储单元203到地的路径形成的存储单元电流会镜像到PMOS管P101中，PMOS管P101的镜像电流和参考电流源Iref进行比较，根据比较结果形成输出信号Dout。存储单元电流会根据SONOS管100所存储的信息不同而不同，当存储单元为擦除单元(Erase Cell,E Cell)时，存储单元会流过大电流，这样PMOS管P101的镜像电流大于参考电流源Iref的电流从而使Dout＝0；

当存储单元为编程单元(Program Cell,P Cell)时，存储单元没有电流，这样PMOS管P101的镜像电流小于参考电流源Iref的电流从而使Dout＝1。

现有电路需要选用合适的Iref电流，即相比于p cell时的存储单元电流要足够大，用于读1的时候有充足的裕度(margin)，相比于e cell时的存储单元电流要小，使得读0的时候也有充足的margin。PMOS管P101电流是精确复制PMOS管P100上的电流，镜像误差也能导致read margin变小。

另一种常见的灵敏放大器是电压比较模式灵敏放大器(Voltage Mode SA，VSA)，该结构是利用E/P cell即E cell和P cell电流不一致，BL的放电速度不同，得到不同的数据线(dataline)的电压(Vdl)，Vdl再同参考电压(VREF)相比较来分辨E/P cell。这就需要用到比较器。

发明内容

本发明是提供一种不同以上的灵敏放大器，没有采用比较器，但是电路同样简单，而且SA版图面积小。

本发明提供的灵敏放大器包括：第一PMOS管，第一电流路径，第二电流路径，第三电流路径。

所述第一电流路径连接在所述第一PMOS管的栅极和地之间，存储单元位于所述第一电流路径中，所述第一电流路径用于在放大过程中提供存储单元电流，令第一值为所述存储单元的存储数据为1时所述存储单元电流的大小、第二值为所述存储单元的存储数据为0时所述存储单元电流的大小。

所述第二电流路径连接在所述第一PMOS管的栅极和电源电压之间，所述第二电流路径在放大过程中提供存储单元比较电流，所述存储单元比较电流的大小为第三值，所述第三值设置为大于所述第一值使所述存储单元的存储数据为1时所述第一PMOS管的栅极上拉为高电平从而使所述第一PMOS管断开；所述第三值设置为小于所述第二值使所述存储单元的存储数据为0时所述第一PMOS管的栅极下拉为低电平从而使所述第一PMOS管导通。

所述第一PMOS管的源极通过第一开关连接到电源电压，第三电流路径连接在所述第一PMOS管的漏极和地之间，所述第一PMOS管的漏极连接到第一反相器的输入端，所述第一反相器的输出端作为灵敏放大器的输出端并输出所读取的数据输出信号。

所述第一开关在放大过程中导通从而使所述第一PMOS管的源极连接到电源电压；