[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。该制作方法包括：首先提供一基底，然后形成一栅极结构于基底上，形成一凹槽于栅极结构两侧的基底中，形成一外延层于凹槽内，其中外延层的上表面低于基底的上表面，之后再形成一遮盖层于外延层上，其中遮盖层的上表面高于基底的上表面。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于外延层上形成遮盖层的方法。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金氧半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金氧半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(silicon carbide,SiC)外延结构，对栅极通道区产生伸张应力。

现今以外延成长方式形成外延层的晶体管过程中通常会先以蚀刻拔除栅极结构上的硬掩模再进行后续接触插塞制作工艺。然而在去除硬掩模的过程中所使用的蚀刻溶液容易损害外延层的表面并影响元件运作。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。

发明内容

本发明较佳实施例公开一种制作半导体元件的方法。首先提供一基底，然后形成一栅极结构于基底上，形成一凹槽于栅极结构两侧的基底中，形成一外延层于凹槽内，其中外延层的上表面低于基底的上表面，之后再形成一遮盖层于外延层上，其中遮盖层的上表面高于基底的上表面。

本发明另一实施例公开一种半导体元件，其包含一基底；一栅极结构设于基底上；一外延层设于栅极结构两侧的基底中以及一遮盖层设于外延层上，其中该遮盖层为V型。

附图说明

图1至图5为本发明较佳实施例制作一半导体元件的方法示意图；

图6为本发明一实施例的一半导体元件结构示意图；

图7为本发明一实施例的一半导体元件结构示意图；

图8为本发明一实施例的一半导体元件结构示意图。

主要元件符号说明

12      基底                     14     栅极结构

16      栅极介电层               18     栅极材料层

20      硬掩模                   22     间隙壁

24      轻掺杂漏极               26     凹槽

28      缓冲层                   30     外延层

32      V型轮廓                  34     遮盖层

36      接触洞蚀刻停止层         38     层间介电层

40      高介电常数介电层         42     功函数金属层

44      低阻抗金属层             46     硬掩模

48      接触插塞                 50     第一金属层