[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(Bulk Silicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(SOI：Silicon on Insulator)衬底以及SOI器件为取代体硅以及体硅器件的最佳方案之一。

SOI衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，SOI衬底具有很多优势：采用SOI衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。

三维集成电路(3D IC：Three-Dimensional Integrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间的连接方法的不同，使堆叠的芯片能互连的技术分为金属引线键合(Wire Bonding)以及倒装芯片键合(Wafer Bonding)。其中，倒装芯片键合技术具有比金属引线键合技术更短的电连接路径，能够提供更优良的热特性、电特性以及更小的结构尺寸，因此倒装芯片键合技术是目前热门的关键技术之一，以实现不同芯片之间的临时性或永久性的粘结。

但是，现有倒装芯片键合后的芯片的性能有待优化。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，改善倒装芯片键合后的芯片性能。

为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步骤：提供晶圆，所述晶圆具有第一待键合面，且所述晶圆内形成有射频器件；提供载体晶圆，所述载体晶圆具有第二待键合面；对所述第二待键合面进行表面处理，将部分厚度的载体晶圆转化为阻挡层；使所述第一待键合面与所述第二待键合面相接触，实现所述晶圆和载体晶圆的键合，所述阻挡层用于抑制键合后所述载体晶圆内的感应电荷发生移动。

可选的，所述载体晶圆的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

可选的，所述阻挡层为非晶态材料。

可选的，对所述第二待键合面进行表面处理的步骤包括：对所述第二待键合面进行离子掺杂工艺。

可选的，所述离子掺杂工艺掺杂的离子为重型离子。

可选的，所述离子掺杂工艺掺杂的离子为氩离子、氦离子或氖离子。

可选的，所述离子掺杂工艺掺杂的离子为氩离子，注入的离子能量为30Kev至200Kev，注入的离子剂量为1E15至1E16原子每平方厘米。

可选的，所述形成方法还包括：在所述第一待键合面上形成第一键合层；形成所述阻挡层后，在所述第二待键合面上形成第二键合层；实现所述晶圆和载体晶圆的键合的步骤中，使所述第一键合层与所述第二键合层相接触。

可选的，所述第一键合层的材料为氧化硅或氮化硅，所述第二键合层的材料为氧化硅或氮化硅。

可选的，提供所述晶圆的步骤包括：形成基底，所述基底包括底层半导体层、位于所述底层半导体层表面的绝缘材料层以及位于绝缘材料层表面的顶层半导体层，所述顶层半导体层包括若干晶体管区域；在所述晶体管区的顶层半导体层部分表面形成栅极结构；在所述栅极结构两侧的晶体管区的顶层半导体层内形成掺杂区；在所述顶层半导体层表面形成第一介质层，所述 第一介质层覆盖所述栅极结构和掺杂区，且所述第一介质层顶部高于所述栅极结构顶部；在所述掺杂区表面形成贯穿所述第一介质层的第零导电插塞；在所述第一介质层上方形成与第零导电插塞电连接的第零导电层；在所述第一介质层上方形成覆盖第零导电层的第二介质层，所述第二介质层内形成有与所述第零导电层电连接的互连结构，所述互连结构包括顶部被所述第二介质层暴露出来的顶层导电层，其中，暴露出所述顶层导电层的第二介质层表面为第一待键合面。