[发明专利]半导体结构的制造方法

说明书

一种半导体结构的制造方法，包括：提供包括第一区域和第二区域的衬底以及位于衬底上的鳍部；在第一区域的鳍部表面形成第一伪栅结构，包括第一伪栅电极层，并在第二区域的鳍部表面形成第二伪栅结构，包括第二伪栅电极层；在衬底上形成介质层；去除第一伪栅电极层和第二伪栅电极层，分别在介质层内形成第一开口和第二开口；在第二开口侧壁形成牺牲层；在第一开口和第二开口内填充抗反射膜；去除第二开口内的抗反射膜，形成图形化的抗反射层。本发明在填充抗反射膜之前，在第二开口侧壁形成牺牲层，牺牲层可以保护第二开口侧壁的材料层，避免形成图形化的抗反射层的工艺对第二开口侧壁的材料层的质量产生不良影响，进而提高半导体器件的电学性能。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。

通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体器件的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构的制造方法，提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：提供半导体基底，所述半导体基底包括衬底以及位于所述衬底上的鳍部，所述衬底包括第一区域和第二区域；在所述第一区域的鳍部表面形成第一伪栅结构并在所述第二区域的鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述衬底上形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，在所述介质层内形成第一开口，去除所述第二伪栅电极层，在所述介质层内形成第二开口；在所述第二开口侧壁形成牺牲层；形成所述牺牲层后，在所述第一开口和第二开口内填充抗反射膜；去除所述第二开口内的抗反射膜，形成图形化的抗反射层；以所述抗反射层为掩膜，去除所述第二开口侧壁的牺牲层和第二开口底部的伪栅氧化层；去除所述第二开口底部的伪栅氧化层后，去除所述第一开口内的抗反射层；在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层。

与现有技术相比，本发明的技术方案具有以下优点：