[发明专利]一种半导体功率器件版图

说明书

本发明公开了一种半导体功率器件版图，包括：栅极沟槽的中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；虚栅沟槽位于封闭的虚栅区中间，与栅极沟槽平行，虚栅沟槽的两端或中间形成封闭接触窗口；基区接触区位于相邻两个栅极沟槽之间，并与栅极沟槽平行；虚栅接触孔位于虚栅沟槽上的封闭接触窗口内，宽度大于虚栅沟槽的宽度；源极接触孔覆盖于基区接触区之上，宽度大于所述基区接触区的宽度，长度小于基区接触区的长度。所述栅极沟槽、虚栅沟槽以及基区接触区都包含水平与非水平部分，不同方向的沟槽能够分散芯片上的应力，有利于芯片采用更薄的晶圆进行制备。

技术领域

本发明涉及半导体器件单元结构及版图技术领域，特别是涉及一种半导体功率器件版图。

背景技术

对于垂直型半导体功率器件来说，晶圆减薄是提升功率密度的一个重要途径，通过减小晶圆厚度可以减小器件的导通电阻，进而实现功率损耗的降低，同时晶圆厚度的减薄还能减小芯片的热阻，提高芯片的散热能力。

先进的晶圆减薄工艺可以获得很小厚度的晶圆，但晶圆厚度减薄后芯片对各种应力的承受能力降低，这些应力主要来源于两个方面，一方面在器件制备过程中，沟槽刻蚀、薄膜淀积等工艺会引起芯片不同部位的应力系数不同，当沟槽较深或者芯片面积较大时，这种问题会更加突出；另一方面，芯片的局部热量分布不均匀，这种热量的不均匀分布来源于电流密度的不均匀分布，易导致芯片出现翘曲甚至开裂的现象，对芯片的可靠性有很不利的影响。

随着功率半导体器件尺寸的逐渐减小，沟道密度的增加，饱和电流密度也随之增加，这导致芯片的短路安全工作区变窄，为了提高芯片耐短路能力，同时保持芯片耐压，业内一般采用虚沟槽栅结构。在器件正向导通时，虚沟槽栅不具有正常栅极产生诱导沟道的作用，但在器件反向工作时可以维持耐压。然而由于虚沟槽栅的引入，使得真正的沟槽栅极和虚沟槽栅极的电连接变得困难，并且导致电流在整个芯片上的分布难以均匀，进而导致芯片上的热量分布不均。

图1为采用虚沟槽栅结构的传统功率MOSFET的版图，栅极总线101为竖直方向，数量根据芯片大小和封装要求而定，其下端与水平方向的栅极总线101a相连并共同连接于栅极金属105上，栅极沟槽102为水平方向，两端分别与一个栅极总线101电互连，虚栅沟槽103与栅极沟槽102平行，两端浮空，终端104围绕于整个芯片周围。

图2A示出了图1中圆圈所在区域的放大俯视图，图2A中栅极沟槽102与虚栅沟槽103以一定规则间隔距离平行排列，基区接触区106位于两个栅极沟槽102之间，器件基区和源区通过源极接触孔108与源极金属111连接，虚栅沟槽103则通过虚栅接触孔107与源极金属111连接，栅极沟槽102两端延伸进入P+栅极接触区110，其上与多晶硅栅112相连，多晶硅栅112通过栅极接触孔109连接于栅极总线101上。图2B为图2A中沿路径ABCDE所作的芯片横截面图，可以更直观地看出芯片各层结构以及各部分的连接情况，栅极沟槽102与虚栅沟槽103底部均为平滑圆弧形，以防止此处电场过于集中，P+栅极接触区110深度大于P型基区。

如前所述，芯片应力的一方面来源于沟槽刻蚀、淀积等工艺，图1中功率MOSFET的栅极沟槽、虚栅沟槽等均沿着单一的水平方向，使得应力过大的问题变得更加严重，当沟槽填充以氧化层、多晶硅等物质后，应力的积累可能会导致晶圆翘曲，使得后续工艺难以继续。另一方面，图2A中功率MOSFET的虚栅接触孔位于虚栅沟槽两端，其宽度大于虚栅沟槽宽度，由于虚栅区为P型，空穴载流子在虚栅区与P+栅极接触区以及源区之间大量传输，这不仅影响器件性能及可靠性，且会造成芯片局部电流分布不均，增加芯片上的热应力。

发明内容

本发明的目的是提供一种半导体功率器件版图，用于减小半导体功率器件应力，使得芯片适合采用更薄的晶圆进行制造。