[发明专利]非易失性半导体存储装置

权利要求书

1.一种非易失性半导体存储装置，其特征在于，包括：

存储器阵列；

多个数据保持电路，所述多个数据保持电路中，各所述数据保持电路包含经由位线连接于所述存储器阵列且在选择页面保持应编程的数据的电路、及在编程校验时输出校验的合格与否的输出电路；以及

判定电路，连接于所述多个数据保持电路的各所述输出电路，判定所述多个数据保持电路的校验结果是否为所容许的不合格位数，

所述判定电路包括：第一电路，生成与所述多个数据保持电路的校验的合格与否相应的检测电压；第二电路，生成基准电压；及比较电路，比较所述检测电压与所述基准电压，所述比较电路输出表示由所述多个数据保持部件所得的校验结果是否为所述所容许的不合格位数的信号，

所述第一电路包含供给电路，所述供给电路供给与所述所容许的不合格位数相应的数量的基准电流，由所述第一电路生成的所述检测电压为与由所述供给电路供给的所述基准电流相应的值。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第二电路生成与所述所容许的不合格位数相应的所述基准电压。

3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，所述第二电路通过与所述所容许的不合格位数相应的数量的基准电流来生成所述基准电压。

4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，所述第二电路包含多个流动所述基准电流的晶体管，所述第二电路与所述所容许的不合格位数相应地选择多个所述晶体管中进行动作的晶体管的数量。

5.根据权利要求3或4所述的非易失性半导体存储装置，其特征在于，所述数据保持电路的输出电路包含当校验结果为不合格时流动与所述第二电路的所述基准电流相等的电流的晶体管，所述第一电路通过与不合格位数相应的数量的所述基准电流来生成所述检测电压。

6.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第二电路通过预先决定的数量的基准电流来生成所述基准电压，所述第一电路使用数量少于所述预先决定的数量的所述基准电流来生成所述检测电压。

7.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述供给电路包含多个流动所述基准电流的晶体管，所述供给电路与所述所容许的不合格位数相应地选择多个所述晶体管中进行动作的晶体管的数量。

8.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，所述所容许的不合格位数是与能够通过差错检测-校正部件来修复的位数相应地来决定。

9.根据权利要求8所述的非易失性半导体存储装置，其特征在于，当所述差错检测-校正部件以选择页面的扇区为单位来运行时，所述判定电路以扇区为单位连接于所述多个数据保持电路。