[发明专利]非易失性半导体存储装置

说明书

本发明提供一种非易失性半导体存储装置。用于判定疑似合格的判定电路(200)经由配线(PB_UP)、配线(PB_MG)、配线(PB_DIS)而与多个页面缓冲器/读出电路(170)连接。页面缓冲器/读出电路(170)包含当编程校验为不合格时，经由晶体管(Q1)流动基准电流(Iref)的晶体管(Q2)。判定电路(200)包含比较器(CMP)，对比较器(CMP)的其中一个输入端子供给配线(PB_UP)的电压，对另一个输入端子供给基准电压(Vref)。基准电压(Vref)由与判定疑似合格的不合格位数(N)相应的数量的基准电流(Iref*N)生成。本发明不仅可全部位判定，还可进行疑似合格的判定。

技术领域

本发明涉及一种非易失性半导体存储装置，尤其涉及一种与非(NAND)型快闪存储器的编程。

背景技术

在NAND型快闪存储器中，通过反复进行数据的编程或擦除，因穿隧绝缘膜的劣化而导致电荷保持特性恶化，或因由穿隧绝缘膜所捕获的电荷而产生阈值变动，从而引起位差错(bit error)。专利文献1(日本专利特开2010-152989号公报)中作为此种位差错对策而搭载有差错检测校正(Error Checking Correction，ECC)电路。另外，专利文献2(日本专利特开2008-165805号公报)中，揭示有一种关于在一个存储胞元存储多位(multibit)的数据的NAND型快闪存储器的多位的数据的差错校正方案。进而，专利文献3(日本专利特开2010-79486号公报)中，揭示有一种快闪存储器，将校正的差错数为阈值以上的物理块作为警告块(warning block)而登记至表(table)，在数据写入时降低警告块的选择的优先位次。

[发明所要解决的问题]

在以芯片搭载ECC电路的NAND型快闪存储器中，当将自外部输入/输出端子输入的应编程的数据加载至页面缓冲器/读出(sense)电路时，应编程的数据被转送至ECC电路，ECC电路130进行应编程的数据的运算，并生成用以差错检测-校正的差错校正符号，将差错校正符号写回至页面缓冲器/读出电路的规定区域。而且，在存储器阵列的选择页面对由页面缓冲器/读出电路所保持的应编程的数据及差错校正符号进行编程。

图1为现有的编程动作的流程。对位线设定与编程数据相应的电压，且对选择页面施加编程脉冲(S10)，其次，进行选择页面的编程校验(verify)(S20)，从而判定选择页面的所有存储胞元的编程是否合格(S30)。在判定编程为合格的情况下，编程结束。另一方面，于存在不合格的存储胞元的情况下，判定编程脉冲的施加次数是否达到NMAX(S40)。所谓NMAX，是指编程所容许的最大时间或编程所容许的最大编程脉冲的施加次数。在达到NMAX的情况下，将编程失败的状态告知于外部的控制器，且将所述块作为坏块(bad block)而进行管理。若未达到NMAX，则依据增量步进编程脉冲(Incremental Step Program Pulse，ISPP)，生成比上一次的编程脉冲大ΔV的具有步进电压(step voltage)的编程脉冲(S50)，从而将该编程脉冲施加至选择页面。

在未利用搭载于外部的控制器等的ECC功能、或者未搭载ECC的快闪存储器中，编程校验的合格是以所有位的合格为前提。与此相对，在利用搭载于外部的控制器等的ECC功能、或者芯片搭载有ECC的快闪存储器中，即便在校验中存在一部分的不合格位(“0”编程不合格的存储胞元)，也能够通过以ECC修复所述情况来视作疑似合格。例如，若能够通过ECC来进行m位的差错检测-校正，则理论上可最大修复m位的不合格位。在进行选择页面的读出的情况下，选择页面中所包含的不合格位作为差错而被检测出，对该数据进行校正。通过进行疑似合格的判定，减少编程失败或坏块，使良率提高，进而通过抑制编程脉冲的施加次数，可减少编程干扰。