[发明专利]一种分频器及频率合成器

权利要求书

1.一种分频器，其特征在于，包括：

第一触发器、第二触发器和反相器，

其中，所述第一触发器的输出端连接所述第二触发器的输入端和所述反相器的输出端，所述第二触发器的输出端连接所述反相器的输入端和所述第一触发器的输入端，所述反相器的控制端连接控制信号，

所述反相器包括第一NMOS晶体管、第二NMOS晶体管和第二PMOS晶体管，所述第一NMOS晶体管的源极接地，漏极连接所述第二NMOS晶体管的源极，所述第一NMOS晶体管的栅极连接所述反相器的控制端，所述第二NMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接到所述反相器的输出端，所述第二PMOS晶体管的源极连接电源电压，栅极和所述第二NMOS晶体管的栅极连接到所述反相器的输入端，

在所述第一触发器和电源电压之间设置有控制模块，所述控制模块连接控制信号，所述控制模块用于控制第一触发器和所述电源电压之间的连接和断开，其中，当所述控制信号为第一模式信号时，所述第一触发器与所述电源电压断开，只有所述第二触发器工作，实现N分频，当所述控制信号为第二模式信号，且所述第二触发器的输出信号为第二模式信号时，实现N+1分频。

2.如权利要求1所述的分频器，其特征在于，所述第一触发器为D触发器，其中，所述第一触发器的第一阶使用扩展真单相时钟电路来提供电路速度。

3.如权利要求2所述的分频器，其特征在于，所述第一触发器的第二阶和第三阶使用真单相时钟结构的动态D锁存器。

4.如权利要求1所述的分频器，其特征在于，所述控制模块包括第一PMOS晶体管，所述第一PMOS晶体管的栅极连接所述控制信号，漏极连接所述第一触发器，源极连接所述电源电压。

5.如权利要求1所述的分频器，其特征在于，所述第二触发器为D触发器，所述第二触发器使用真单相时钟结构。

6.如权利要求1所述的分频器，其特征在于，所述第一模式信号为“1”，所述第二模式信号为“0”。

7.如权利要求1所述的分频器，其特征在于，所述N为2。

8.如权利要求3所述的分频器，其特征在于，所述第一触发器包括：

第三PMOS晶体管和第三NMOS晶体管，其中，所述第三NMOS晶体管的源极接地、栅极连接所述第一触发器的输入端、漏极与所述第三PMOS晶体管的漏极连接到第一节点S1，所述第三PMOS晶体管的栅极连接时钟控制信号Fin、源极接所述第一触发器的电源电压节点S3。

9.如权利要求8所述的分频器，其特征在于，所述第一触发器还包括：

第四NMOS晶体管、第五NMOS晶体管和第四PMOS晶体管，其中，所述第四NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第五NMOS晶体管的源极，所述第五NMOS晶体管的栅极连接所述第一节点S1，所述第五NMOS晶体管的漏极和所述第四PMOS晶体管的漏极连接到第二节点S2，所述第四PMOS晶体管的栅极连接时钟控制信号Fin、源极连接到所述电源电压节点S3。

10.如权利要求9所述的分频器，其特征在于，所述第一触发器还包括：

第六NMOS晶体管、第七NMOS晶体管和第五PMOS晶体管，其中，所述第六NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第七NMOS晶体管的源极，所述第七NMOS晶体管的漏极和所述第五PMOS晶体管的漏极连接到所述第一触发器的输出端，所述第七NMOS晶体管的栅极和所述第五PMOS晶体管的栅极连接所述第二节点S2，所述第五PMOS晶体管的源极连接所述电源电压节点S3。