[发明专利]增强型高电子迁移率晶体管及制备方法、半导体器件

说明书

技术领域

本发明属于半导体技术领域，特别是指一种增强型高电子迁移率晶体 管及其制备方法，以及包含该晶体管的半导体器件。

背景技术

近些年来GaN基电力电子器件吸引了许多人的注意。GaN材料可与 AlGaN、InAlN等材料形成异质结结构。由于势垒层材料存在自发极化和 压电极化效应，因此在异质结界面处会形成高浓度的二维电子气(2DEG)。

GaN基HEMT(高电子迁移率晶体管)器件由于其饱和电流高，击穿 电压高、开关速度快等特点，在电动汽车、风力发电、电源管理等电力电 子领域有着广泛的应用。YoleDevelopment公司预计，GaN器件最适宜的 电压范围是0～900V，容量预计占功率器件市场的三分之二。GaN基HEMT 器件由于材料自身的极化特性，在异质结界面处存在着高浓度的二维电子 气，使得器件在零栅压下处于导通状态，即耗尽型器件，其驱动电路设计 较复杂，增加了能源损耗。为简化耗尽型HEMT驱动电路结构设计、减少 能源损耗并提高器件安全性，增强型HEMT成为了各界研究的重点。其中， 槽栅和p型帽层结构实现增强型HEMT为主流技术路线。但是，槽栅HEMT 栅下势垒层厚度很薄或者完全被刻蚀掉，极大的降低了器件的饱和电流， 而且需要精确控制刻蚀工艺以实现增强型，阈值电压通常较低。目前p型 层结构的HEMT基本采用先整片外延p型层，再进行刻蚀并保留栅下p 型层的方法来实现增强型。但是由于刻蚀工艺损伤，器件漏电将增加，降 低了器件的击穿电压。

发明内容

基于上述问题，本发明的目的在于，增强型高电子迁移率晶体管及制 备方法、半导体器件。

为实现上述目的，根据本发明的一方面，提供一种增强型高电子迁移 率晶体管，包括栅极、源极、漏极、p型层、势垒层和设置在势垒层上的 钝化层，其中：

所述钝化层上的部分区域设置有刻蚀至势垒层上表面形成的二次外 延图形；

所述势垒层还包括在所述图形的局部区域进一步向势垒层内刻蚀形 成的凹槽；

所述图形以及凹槽内有二次外延生长的p型层，其中，凹槽内的p型 层与位于其上方的栅极金属接触，非凹槽内的p型层与位于其上方的漏极 金属接触且位于栅、漏极之间。

根据本发明的一具体实施方案，所述凹槽刻蚀深度为3nm-48nm，且 小于势垒层厚度。

根据本发明的一具体实施方案，所述势垒层为AlGaN、InAlN、AlN、 InN或InGaN，厚度为5nm-50nm。

根据本发明的一具体实施方案，所述p型层为p-GaN、p-InGaN、 p-AlGaN、组分渐变的p-AlGaN或者组分渐变的p-InGaN，p型层掺杂浓 度为10¹⁶-10²²cm^-3，厚度为2nm-500nm。

根据本发明的一具体实施方案，钝化层为Al₂O₃、SiO₂、HfO₂、HfTiO、 ZrO₂、SiN_x、SiNO或MgO，厚度为10nm-1μm。

根据本发明的一方面，提供一种增强型高电子迁移率晶体管的制备方 法，包括以下步骤：

S1：在衬底上制备外延层，包括制备势垒层；

S2：在所述势垒层上沉积钝化层；

S3：制备选区二次外延图形；

S4：在选区二次外延图形的局部区域，从势垒层上向下刻蚀制备凹槽；

S5：在选区二次外延图形区域和凹槽上生长p型层；

S6：制备源、漏极，其中漏极金属与非凹槽上生长的p型层接触；

S7：在凹槽中生长的p型层表面制备栅电极。

根据本发明的一具体实施方案，所述p型层是通过选区二次外延生长 的方法制备，并且栅极和漏极金属下的p型层为同一次生长获得。

根据本发明的一具体实施方案，所述p型层掺杂浓度为1×10¹⁶-1× 10²²cm^-3，厚度为2nm-500nm。

根据本发明的一方面，提供一种半导体器件，包括以上任意一项所述 的增强型高电子迁移率晶体管。

(三)有益效果

通过上述技术方案，本发明的有益效果在于：