[发明专利]半导体测试结构及其形成方法以及测试方法

说明书

一种半导体测试结构及其形成方法以及测试方法，半导体测试结构包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。本发明提供的半导体测试结构既能应用于前端工艺中等离子损伤测试，还能够应用于后端工艺中的介质层损伤测试。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体测试结构及其形成方法以及测试方法。

背景技术

为保证半导体器件的质量，在器件制作过程中需要对制备的晶圆进行各种测试，例如，包括前端工艺中的测试以及后端工艺中的测试。

在前端工艺中通常需要进行PID(Plasma Induced Damage，等离子体损伤)测试。在前端工艺中的各种制作工艺，例如离子注入、干法刻蚀、化学气相沉积工艺以及去除光刻胶工艺中，一般会采用等离子体(plasma)进行处理。等离子体处理过程中会在衬底或半导体结构表面或内部引入等离子体电荷，而等离子体电荷在半导体结构表面或内部积聚到一定量时，会产生放电现象而产生等离子体电流，所述等离子体电流会击穿形成于衬底表面或内部的半导体器件，例如MOS晶体管中的栅氧化层、层间介质层、或者金属层，使得半导体器件的可靠性下降，即引起等离子体损伤，所述等离子体损伤又称为天线效应(antennaeffect)。因此，判断等离子体损伤来源于哪一步工艺，并进而避免等离子损伤成为了解决等离子体损伤问题的关键。

在后端工艺中通常需要进行ILD(Inter Layer Dielectric)测试。所述ILD测试包括同层金属线的电性测试、不同层金属线的电性测试、以及金属层间介质层(IMD，InterMetal Dielectric)的电性测试。

现有技术中芯片结构通常包括多层器件层，因此半导体器件制造过程中所需的测试结构较多，晶圆的切割道上难以承载过多的测试结构。

为此，亟需提供一种既能够在用于前端工艺测试又能用于后端工艺测试的测试结构。

发明内容

本发明解决的问题是提供一种半导体测试结构及其形成方法以及测试方法，使得所述半导体测试结构既能应用于前端工艺测试还能应用于后端工艺测试，所述半导体测试结构满足不同的测试需求，从而减少了晶圆上所需的半导体测试结构数量。

为解决上述问题，本发明提供一种半导体测试结构，包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。

可选的，所述半导体测试结构还包括：第一测试垫，所述第一测试垫与所述阱区电连接；第二测试垫，所述第二测试垫与所述源区电连接；第三测试垫，所述第三测试垫与所述漏区电连接。

可选的，所述半导体测试结构还包括：与所述阱区电连接的第一顶层连接层，所述第一顶层连接层与第一测试垫电连接；与所述源区电连接的第二顶层连接层，所述第二顶层连接层与所述第二测试垫电连接；与所述漏区电连接的第三顶层连接层，所述第三顶层连接层与所述第三测试垫电连接。

可选的，所述半导体测试结构还包括：位于所述栅极结构阵列上方的互连结构，所述互连结构包括若干层层叠设置的导电层，其中，所述栅极结构阵列中的每一栅极结构至少通过一层导电层与一层天线结构电连接。

可选的，所述半导体测试结构还包括：第四测试垫，所述第四测试垫与所述导电层电连接，且不同层的所述导电层与不同的第四测试垫电连接。