[发明专利]一种元件的可编程阵列的系统级封装方法及其封装结构

说明书

技术领域

本发明涉及IC封装技术领域，尤其涉及一种元件的可编程阵列的系统级封装方法及其封装结构。

背景技术

随着封装/测试技术的进步，现今高/低压IC的组合、分立式有源/无源元件都可以很容易地集成在一个单独的封装中，即SIP(系统级封装)封装。

目前，先进的封装结构为25UM细模、面板(模架)、RDL(再分布层)和KGD(公认的良好芯片)。而最先进的封装技术可以在一个封装中堆叠16个裸片。

其中，对于低压降稳压器(LDO)而言，其主要元件包括：一个功率FET，一个差分放大器和一对电阻器。如图1所示，连接到差分放大器的电阻对R1和R2的比率决定了压降。在现有的结构设计中，上述所有的器件都设计在同一个芯片上。

另外，目前先进的RF芯片布局包括了金属层上的天线(电感线圈)，为了防止电磁干扰，其禁止工作区域重叠。由此会浪费超过20％的活动芯片。

这样的一些结构设置占用了大量宝贵的裸片面积，还要考虑设计和加工因素，从而影响了每片晶圆上可添加的裸片数量。这种设计和技术也增加了IC生产的负担，从而增加了最终生产成本。

因此，现有技术还有待发展。

发明内容

鉴于上述现有技术的不足之处，本发明的目的在于提供一种元件的可编程阵列的系统级封装方法及其封装结构，旨在解决现有技术中裸片面积利用率有限，生产成本高的问题。

为了达到上述目的，本发明采取了以下技术方案：

一种元件的可编程阵列的系统级封装方法，其中，所述系统级封装方法包括：将若干个可编程阵列分别设置为独立组件，并通过低温装配工艺制造所述独立组件的裸片；

将所述裸片依据预设的制程，进行系统级封装；

所述可编程阵列包括电阻阵列；所述电阻阵列与一差分放大器连接，提供若干压降选项。

所述的系统级封装方法，其中，所述低温装配工艺包括：沉置抗光材料于基板顶部，将电阻布局图案印刷至所述抗光材料上；曝光并去除非曝光部分，形成对应的电阻布局图案；沉置电阻材料于所述电阻布局图案上；所述抗光材料于电阻材料之间形成预定空隙；通过化学蚀刻方法，去除抗光材料及附着于其上的电阻材料，在基板顶部形成所述电阻阵列。

所述的系统级封装方法，其中，所述电阻材料为大于10KΩ/m²的电阻材料。

所述的系统级封装方法，其中，所述可编程阵列还包括电感器或天线阵列；所述电感器或天线阵列为独立的阵列裸片。

所述的系统级封装方法，其中，所述低温装配方法包括：将聚酰亚胺沉置于基板的金属层顶部，通过掩膜形成预定的第一连接端和第一通孔；沉置金属，填充所述第一通孔并与所述金属层良好接触；通过化学蚀刻，去除多余的沉积金属及聚酰亚胺，形成预定的第二金属层；在所述第二金属层上沉置聚酰亚胺，并形成预定的第二通孔；使用RDL和化学蚀刻形成另一层金属布线层，作为第二连接端。

一种系统级封装结构，其中，所述系统级封装结构包括如上所述的独立组件的裸片。

有益效果：本发明提供的一种元件的可编程阵列的系统级封装方法及其封装结构，由于将原有的电阻对设置为独立的电阻对阵列，作为一个单独的组件，由此可以在仅使用一个核芯或者掩膜组的情况下产生多种不同的压降选项，能够更好的降低整体的生产成本，便于设计使用，提高可靠性，系统级封装的效率更高。

附图说明

图1为现有技术中的LDO的原理图。

图2为本发明具体实施例的系统级封装方法的方法流程图。

图3为本发明具体实施例的系统级封装方法的低温装配工艺的流程示意图。

图4为本发明具体实施例的电感器和/或天线阵列的结构示意图。

图5为本发明具体实施例的电感器和/或天线阵列的低温装配工艺的流程示意图。

图6为本发明具体实施例的系统级封装方法的流程示意图。

具体实施方式

本发明提供一种元件的可编程阵列的系统级封装方法及其封装结构。为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如图2所示，为本发明具体实施例的一种元件的可编程阵列的系统级封装方法。

所述系统级封装方法包括：