[发明专利]一种低介电常数材料之TEM样品的制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种低介电常数材料之TEM 样品的制备方法。

背景技术

透射电子显微镜(TransmissionElectronMicroscope,TEM)是材料科学研 究中十分重要的分析工具，可以进行样品的形貌分析、结构分析和成分分析， 在集成电路分析领域有着极为广泛且越来越重要的应用，而采用聚焦离子束 (FIB)制样则是半导体领域最为主要的TEM样品制备手段。

常规的TEM样品制样方法是使用离子束从芯片表面向硅衬底的方向切 割，形成TEM薄片样品。在聚焦离子束制备透射电子显微镜样品过程中，高 能离子束会轰击样品表面，造成样品表面结构的损伤和破坏。为了将高能离 子束对样品造成损伤最小化，在离子束下观测之前会在电子束下沉积一层金 属保护层。

但是，面对55nm以下高阶工艺制程中样品表面是低介电常数材料时，由 于其结构上具有比较疏松多孔的特性，金属保护层在沉积过程中依然不可避 免的造成电子束损伤变形，从而影响对工艺参数和结构形貌的准确判断。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验， 积极研究改良，于是有了本发明一种低介电常数材料之TEM样品的制备方法。

发明内容

本发明是针对现有技术中，面对55nm以下高阶工艺制程中样品表面为低 介电常数材料时，由于其结构上具有比较疏松多孔的特性，金属保护层在沉 积过程中依然不可避免的造成电子束损伤变形，从而影响对工艺参数和结构 形貌的准确判断等缺陷提供一种低介电常数材料之TEM样品的制备方法。

为实现本发明之目的，本发明提供一种低介电常数材料之TEM样品的制 备方法，所述低介电常数材料之TEM样品的制备方法，包括：

执行步骤S1：提供具有表层低介电常数材料之待分析芯片样品，并将所 述待分析芯片样品之表层低介电常数材料的一侧与承载硅片粘贴；

执行步骤S2：对所述待分析芯片样品之异于所述承载硅片一侧的硅基衬 底进行研磨，对研磨程度的控制通过硅基衬底之边缘处所露出的器件层图形 进行判断；

执行步骤S3：进一步研磨，以使得研磨面平整；

执行步骤S4：通过聚焦离子束制样工具在可制样区域制备低介电常数材 料之TEM样品，且从硅基衬底一侧向表层低介电常数材料一侧进行切割。

可选地，所述低介电常数材料之介电常数k＜3.1。

可选地，所述硅基衬底之边缘处的研磨速度大于所述硅基衬底之中心处 的研磨速度。

可选地，对于非定点分析要求只需边缘处露出器件层图形即可。

可选地，所述待分析芯片样品之表层低介电常数材料的一侧通过AB胶与 承载硅片粘贴。

可选地，通过采用0.5μm细砂纸研磨，以保证研磨面平整。

可选地，所述低介电常数材料之TEM样品的制备方法应用于55nm以下 高阶工艺制程。

可选地，所述低介电常数材料之TEM样品的厚度为50～200nm。

可选地，所述低介电常数材料之TEM样品用于观测表层低介电常数材料 的结构形貌和层次性。

综上所述，本发明低介电常数材料之TEM样品的制备方法应用于55nm 以下高阶工艺制程，并通过从硅基衬底一侧向表层低介电常数材料一侧进行 切割，可以有效的避免离子束和电子束对稀疏、多孔的表层低介电常数材料 的损伤，显著提高低介电常数材料之TEM样品的质量，利于观测表层低介电 常数材料的结构形貌和层次性，进行精确的工艺参数判断。

附图说明

图1所示为本发明低介电常数材料之TEM样品的制备方法流程图；

图2所示为待分析芯片样品与承载硅片粘贴的结构示意图；

图3所示为待分析芯片样品之硅基衬底的研磨工艺示意图；

图4所示为待分析芯片样品之硅基衬底的研磨减薄后之结构示意图；

图5所述为通过聚焦离子束制样工具制备低介电常数材料之TEM样品的 结构示意图。

具体实施方式

为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下 面将结合实施例并配合附图予以详细说明。