[发明专利]一种半导体器件及其检测方法及电子装置有效
申请号: | 201610341110.3 | 申请日: | 2016-05-19 |
公开(公告)号: | CN107403781B | 公开(公告)日: | 2020-03-06 |
发明(设计)人: | 刘立;邓贵红;赵九洲 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L23/49 | 分类号: | H01L23/49;H01L21/66 |
代理公司: | 北京市磐华律师事务所 11336 | 代理人: | 高伟;冯永贞 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 半导体器件 及其 检测 方法 电子 装置 | ||
本发明提供了一种半导体器件及其检测方法及电子装置。所述方法包括:提供晶圆,在所述晶圆上形成有侧壁倾斜的金属线;对所述金属线进行直射光照射并收集反射光,根据所述反射光判断所述金属线是否具有缺陷。为了解决现有技术中存在的上述问题,本发明收集反射光得到背景图案,通过判断所述背景图案即可以判断是否存在缺陷,若得到的背景灰暗,则没有缺陷,若得到的背景中存在明亮的点,则存在缺陷。所述方法更加简单可靠,可以准确的发现金属线中存在的任何缺陷。
技术领域
本发明涉及半导体技术领域,具体而言涉及一种半导体器件及其检测方法及电子装置。
背景技术
在电子消费领域,多功能设备越来越受到消费者的喜爱,相比于功能简单的设备,多功能设备制作过程将更加复杂,比如需要在电路版上集成多个不同功能的芯片,因而出现了3D集成电路(integrated circuit,IC)技术,3D集成电路(integrated circuit,IC)被定义为一种系统级集成结构,将多个芯片在垂直平面方向堆叠,从而节省空间。
3D IC是将原裸晶尺寸的处理器晶片、可程式化逻辑闸(FPGA)晶片、记忆体晶片、射频晶片(RF)或光电晶片,打薄之后直接叠合,并透过TSV钻孔连接。在3D IC立体叠合技术,硅通孔(TSV)、中介板(Interposer)等关键技术/封装零组件的协助下,在有限面积内进行最大程度的晶片叠加与整合,进一步缩减晶片面积/封装体积并提升晶片沟通效率。
在半导体器件制备以及封装过程中通常会形成各种金属线,用于实现电连接,而金属线的侧壁通常会在后续的工艺中被电化腐蚀,从而引起电化缺陷(galvanic defect),而所述电化缺陷(galvanic defect)并不能在线检测,使晶圆器件的可靠性存在很大的风险。
因此,有必要提出一种新的半导体器件的检测方法,以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题,本发明提供了一种半导体器件的检测方法,所述方法包括:
提供晶圆,在所述晶圆上形成有侧壁倾斜的金属线;
对所述金属线进行直射光照射并收集反射光,根据所述反射光判断所述金属线是否具有缺陷。
可选地,沿与晶圆表面垂直的竖直方向对所述金属线进行直射光照射并沿竖直方向收集所述反射光。
可选地,所述直射光照射方向垂直于所述晶圆;
所述反射光的收集方向垂直于所述晶圆。
可选地,沿竖直方向收集所述反射光,若没有缺陷则得到灰暗的背景灰暗;若存在缺陷,则灰暗的背景中存在明亮的点。
可选地,所述金属线的侧壁为倾斜的平面。
可选地,所述金属线为上窄下宽的梯形金属线。
可选地,形成所述金属线的方法包括:
提供晶圆;
在所述晶圆上形成金属材料层;
对所述金属材料层进行图案化,以形成侧壁倾斜的金属线;
对所述金属线进行湿法清洗。
可选地,所述方法还进一步包括根据所述反射光发现所述金属线存在缺陷时进行系统报警的步骤。
可选地,所述金属线的侧壁与水平面之间的夹角为锐角。
可选地,所述金属线为铜或铝中的一种。
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