[发明专利]高压ESD保护电路

说明书

本发明提供一种高压ESD保护电路,包括设置在高压电源线和地线之间并依次耦接的偏置电路、ESD触发电路以及ESD泄放电路，且所述偏置电路上设置有多个分压节点；所述ESD触发电路主要由至少一个电阻和多个电容连接的RC延时网络构成，每个电容相应地耦接至所述偏置电路的分压节点；所述ESD泄放电路主要由栅极耦接至所述RC延时网络的LDMOS管构成。该高压ESD保护电路，结构简单，能够兼容BCD工艺，且可靠性高。

技术领域

本发明涉及集成电路静电保护技术领域，尤其涉及一种高压ESD保护电路。

背景技术

随着集成电路制造技术的发展，特征尺寸不断缩小，使得ESD(Electro-staticDischarge，静电释放)对集成电路的影响也越来越大。根据统计，集成电路1/3以上的失效是由ESD引起的，为了减少ESD对集成电路的不利影响，提高集成电路的可靠性和性能，最有效的方法就加入ESD保护电路。ESD保护电路能将高压静电转化成瞬态低压大电流，将电流泄放，从而达到保护集成电路的目的。因此，ESD保护电路的设计由于其自身工作电压较高，在设计其性能的时候不仅要考虑ESD性能，还要考虑可靠性要求。目前常见的ESD保护电路中，会利用可控硅整流器件(SCR)作为ESD保护器件，或者利用辅助触发电路触发SCR的方式来实现ESD保护。例如，中国专利申请CN103378087A公开的静电释放保护结构，如图1A所示，其阱区反掺杂区133—n阱121—p型衬底110—衬底反掺杂区134形成的横向可控硅SCR，连通区135连通p型衬底110和n阱121，在p型衬底110和n阱121表面将n阱121延伸入p型衬底110内，形成单向二极管，当静电释放发生时，阳极电势升高，耗尽区在p型衬底110和n阱121内形成，场板结构161电性连接阴极作为电场板，p型衬底110表面的耗尽区宽度受到场板结构161的宽度(即场板结构161边缘的位置)所限，随着阳极电压进一步升高，电场强度逐渐增强，直到达到单向二极管的雪崩击穿电压，此时大量的电子—空穴对产生，分别进入n阱121和p型衬底110，使得可控硅SCR被触发，衬底反掺杂区134—p型衬底110—n阱121形成的NPN三极管，以及阱区反掺杂区133—n阱121—p型衬底110形成的PNP三极管均导通，形成静电释放通路，起到静电释放保护的作用。再例如，中国专利申请CN101789428A公开的内嵌PMOS辅助触发可控硅(SCR)器件，如图1B所示，分别由第一P+注入区35a—N阱33和第二N+注入区34—P阱32和第二P+注入区35b—第三N+注入区37构成可控硅SCR的P-N-P-N结构，由第一N+注入区34与第一P+注入区35a用金属线相连接作为电学阳极，第三N+注入区37和第三P+注入区38作为电学阴极，PMOS栅极外接RC触发电路，RC时间常数约为1us，以保证PMOS足够开启时间来辅助触发SCR泄放ESD电流，同时正常上电时不会开启。当阳极出现ESD信号时，较大的电压能导致N阱，第二N+注入区与P阱的PN结雪崩击穿，产生的雪崩电流流过P阱的阱电阻R_pwell产生压降，当这个压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位，第二N+注入区的设置能够实现P阱/N+结较低的击穿电压，并联的PMOS结构由于阳极(即PMOS源极)出现的ESD高电位和栅极RC延迟造成的低电位形成电压差而开启，辅助电流由N阱流入P阱，PMOS引起的电流通过P阱电阻产生压降，从而辅助SCR开启。

上述的这些利用SCR触发的ESD保护器件，存在以下缺陷：

1)这些ESD保护器件虽然有结构面积小,泄放能力强的优点，但是本身由于使用一些寄生的路径和结构，其兼容性和可靠性方面往往很难验证；

2)触发电路也要采用非正常的制造方式，其触发电路的可靠性也有待验证。

3)同时也存在难控制的闩锁效应(latch-up)风险。