[发明专利]半导体结构及其制造方法

说明书

一种半导体结构及其制造方法，所述方法包括：提供基底，包括第一深度区域、第二深度区域和第三深度区域；在第二深度区域基底内形成缓冲掺杂离子区；去除第二深度区域和第三深度区域的部分基底，形成衬底和凸出于衬底上的鳍部；在衬底上形成厚度与第二深度区域深度相等的隔离结构，露出于隔离结构的鳍部为鳍部第一区域，未露出部分为鳍部第二区域；在鳍部第二区域内形成离子类型与缓冲掺杂离子区相同的防穿通掺杂离子区，且离子浓度大于缓冲掺杂离子区；形成横跨鳍部的栅极结构；在栅极结构两侧的鳍部第一区域内形成源漏掺杂区。本发明通过使防穿通掺杂离子区的离子浓度介于源漏掺杂区和缓冲掺杂离子区之间，降低源漏掺杂区与衬底之间的结漏电流。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。

背景技术

在半导体制造中，随着超大规模集成电路的逐步发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比，栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，现有技术形成的半导体器件的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底自下至上依次包括第一深度区域、第二深度区域和第三深度区域；对所述第二深度区域基底进行缓冲离子掺杂工艺，形成缓冲掺杂离子区；去除所述第二深度区域和第三深度区域的部分基底，露出所述第一深度区域的基底，形成衬底以及凸出于所述衬底上的鳍部；在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的厚度与所述第二深度区域的深度相等，露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述鳍部第二区域进行防穿通离子掺杂工艺，形成位于所述缓冲掺杂离子区上的防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部和侧壁；在所述栅极结构两侧的鳍部第一区域内形成源漏掺杂区，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。

相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底上；隔离结构，位于所述鳍部之间的衬底上，其中露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；栅极结构，横跨所述鳍部表面，且覆盖所述鳍部第一区域的部分顶部和侧壁；缓冲掺杂离子区，位于所述鳍部第二区域内；防穿通掺杂离子区，位于所述鳍部第二区域内的缓冲掺杂离子区上方，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；源漏掺杂区，位于所述栅极结构两侧的鳍部第一区域内，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。

与现有技术相比，本发明的技术方案具有以下优点：