[发明专利]并串转换电路

说明书

本发明提供一种并串转换电路，包括：反相器和N个动态触发器；N与接收到的并行数据的位数相同；N个动态触发器的输出端均与反相器的输入端连接；第n个动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟信号接收端接收第n个时钟信号；其中，各时钟信号的时钟周期均与N位并行数据的更新周期相同，且各时钟信号的高电平不交叠，各动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。本发明提供的并串转换电路，简化了并串转换电路的结构，降低了路径上的时序要求并减少了电路所占面积。

技术领域

本发明涉及计算机领域，尤其涉及一种并串转换电路。

背景技术

在集成电路领域中，芯片中处理器在处理数据时，通常采用多位二进制数并行的方式进行数据处理以提高运算能力，但是芯片在对外输出数据时，芯片的每个管脚只能输出一位数据。管脚越多则会导致芯片面积越大，而芯片面积与芯片的制作花销成正比，因此为节约经费，输出的并行数据到达芯片的管脚前，需经过一个并串转换电路，得到串行数据，再将串行数据通过一个管脚输出，从而降低管脚需求量。

图1为现有的8转1并串转换电路的原理图，图2为图1中的A区域的电路结构示意图。如图1和图2所示，现有并串转换电路通常为由多级二选一选择器MUX构成的树形结构(图1中以8位并行数据转换为1位串行数据为例)。每个MUX可以将并行的两位数据在该MUX的两个时钟周期内转换为串行的数据输出，因此，MUX的时钟频率需为并行数据的更新频率的两倍。随着树形结构层级的增多、MUX数量的增多，数据需经过的路径越长，为保证各数据严格按照顺序输出，并串转换电路中各路径上的时序要求较高，而且如模块A所示，需在转换路径上增加触发器和锁存器来保证并串转换时的时序，故导致电路所占面积增大；因此现有的并串转换电路存在时序要求严格、面积较大的问题。

发明内容

本发明提供一种并串转换电路，用以解决现有的并串转换电路存在时序要求严格、面积较大的问题。

本发明一方面提供一种并串转换电路，包括：反相器和N个动态触发器；所述N与接收到的并行数据的位数相同；

所述N个动态触发器的输出端均与所述反相器的输入端连接；

第n个所述动态触发器的数据接收端接收N位并行数据中的第n位数据，第n个动态触发器的时钟信号接收端接收第n个时钟信号；

其中，各所述时钟信号的时钟周期均与所述N位并行数据的更新周期相同，且各所述时钟信号的高电平不交叠，各所述动态触发器的电路结构中不包括反相器，n的取值为从1至N的正整数。

如上所述的并串转换电路，各所述时钟信号的高电平时长均占所述N位并行数据的更新周期的N分之1。

如上所述的并串转换电路，所述N个动态触发器各自对应的时钟信号依次处于高电平。

本发明提供的并串转换电路，由N个输出端连接的动态触发器连接一个反相器构成，通过为N个动态触发器提供高电平不交叠的N个时钟信号，控制N个动态触发器依次导通，按顺序依次输出N个数据，进而实现N位并行数据的并串转换。本发明提供的并串转换电路无需设置选择器以在多个动态触发器的输出数据中选择要输出的数据，也无需设置锁存器以保存时钟信号为高电平时动态触发器输出的数据，简化了并串转换电路的结构，降低了路径上的时序要求并减少了电路所占面积。同时，该电路可以实现任意位数的并行数据的并串转换，而现有的树形并串转换电路仅能实现2的指数幂位数的并行数据的并串转换，该电路具有较大的适用范围。

本发明另一方面还提供一种并串转换电路，包括：两个M转一并串转换电路，以及一个二转一并串转换电路，所述M为大于等于2的整数，所述M转一并串转换电路为如权利要求1所述的并串转换电路，其中N＝M，所述二转一并串转换电路为如权利要求1所述的并串转换电路，其中N＝2；