[发明专利]半导体存储装置、其擦除方法及编程方法

说明书

本发明提供一种半导体存储装置、其擦除方法及编程方法，可使良率提高、从而可使存储器阵列的利用效率提高。半导体存储装置包含：存储器阵列，包含多个NAND串；页面缓冲器/读出电路(170)，经由位线而连接于存储器阵列的NAND串，并输出NAND串的不良的有无；以及检测电路(200)，连接于多个页面缓冲器/读出电路(170)，并检测选择块的NAND串的不良数。当由检测电路(200)检测出的NAND串的不良数为固定数以下时，判定为能够使用的块，当不良数超过固定数时，判定为坏块。

技术领域

本发明涉及一种半导体存储装置、其擦除方法及编程方法，尤其涉及一种与非(NAND)型快闪存储器的编程及擦除。

背景技术

在快闪存储器的编程中，电子蓄积于浮动栅极，使存储胞元的阈电压向正方向转变(shift)，在擦除中，自浮动栅极释放电子，使存储胞元的阈电压向负方向转变。这种编程及擦除必须以存储胞元的阈值进入“0”、“1”的分布范围内的方式进行控制，通过编程校验及擦除校验进行编程及擦除的合格与否判定(专利文献1)。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2014-78308号公报

[发明所要解决的问题]

图1为现有的快闪存储器的擦除动作的流程。对选择块施加擦除脉冲(步骤S10)，其次，进行选择块的擦除校验(verify)(步骤S20)。在擦除校验中，对选择块的所有字线施加校验电压，判定所有位线的合格与否。通常，为了减少消耗电力，擦除校验为自共用源极线对选择块的各NAND串供给Vcc电压而进行读出的反向读出。若NAND串中的所有存储胞元的阈值处于“1”的分布内，则NAND串导通，位线为高电平(H电平)，若即便有一个存储胞元的阈值不处于“1”的分布内，则NAND串不导通，位线为低电平(L电平)。如此，若选择块的所有位线为H电平，则判定为合格(步骤S30)，擦除结束。若任一位线为L电平，则判定为不合格，然后判定擦除脉冲的施加次数是否达到NMAX(步骤S40)。所谓NMAX，是指擦除所容许的最大擦除脉冲的施加次数。在达到NMAX的情况下，将擦除失败的状态告知于外部的控制器，且将所述块作为坏块(bad block)而进行管理。若未达到NMAX，则依据增量步进擦除脉冲(Incremental Step Erase Pulse，ISPE)，生成比上一次的擦除脉冲大ΔV的具有步进电压(step voltage)的擦除脉冲(步骤S50)，从而将该擦除脉冲施加至选择块。

图2为现有的擦除校验的判定电路。例如，当页面缓冲器/读出电路的尺寸为2kB时，在校验判定线VL与节点(node)N之间并联连接分别连接于锁存(latch)电路的节点SLS_0、SLS_1、SLS_2、…SLS_2048×8的校验用晶体管，进而在节点N与GND之间连接用以使校验能够进行(JUDGEON为H电平)的晶体管。在擦除校验时，对校验判定线VL供给H电平的电压，若擦除校验为合格，则所有位为H电平，所有的锁存电路的节点SLS_0、节点SLS_1、节点SLS_2、…节点SLS_2048×8成为L电平，校验判定线VL维持H电平。另一方面，若擦除校验为不合格，则节点SLS_0、节点SLS_1、节点SLS_2、…节点SLS_2048×8中的任意一个成为H电平，相对应的校验用晶体管导通，校验判定线VL成为L电平。

如上所述，现有的擦除校验是对所有的NAND串是否导通进行检测，若存在即便一个不导通的NAND串，则将所述块作为坏块而进行管理。在擦除校验中，NAND串可能变成不良的原因在于存储胞元的制造缺陷、随着反复进行编程/擦除而出现的存储胞元的劣化等，但坏块的增加会使快闪存储器的良率降低，或者使存储器阵列的利用效率降低。

发明内容

本发明的目的在于解决所述现有的问题，并提供一种可使良率提高、从而可使存储器阵列的利用效率提高的半导体存储装置。

[解决问题的技术手段]