[发明专利]半导体结构的形成方法

说明书

本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于衬底上的鳍部，所述基底包括：逻辑区和存储区；在所述衬底上形成隔离结构，所述隔离结构表面低于所述鳍部顶部表面；形成覆盖所述存储区鳍部侧壁的侧墙；形成所述侧墙之后，对所述隔离结构进行防穿通离子注入；进行防穿通离子注入之后，进行扩散处理；扩散处理之后，去除所述侧墙。其中，所述侧墙在防穿通注入过程中减小侧墙下方隔离结构中注入的防穿通离子浓度，从而减小后续扩散处理过程中，向存储区鳍部顶部扩散的防穿通离子浓度，进而降低防穿通离子对存储区晶体管性能的影响，提高半导体结构性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。

鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。

为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。一种方法是通过对鳍部底部进行防穿通注入，减少漏源穿通的可能性，降低短沟道效应。

然而，所述半导体结构的形成方法容易影响所形成半导体结构的性能。

发明内容

本发明解决的问题是提供一种半导体的形成方法，能够改善半导体结构性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于衬底上的鳍部，所述基底包括：逻辑区和存储区；在所述衬底上形成隔离结构，所述隔离结构表面低于所述鳍部顶部表面；形成覆盖所述存储区鳍部侧壁的侧墙；形成所述侧墙之后，对所述隔离结构进行防穿通离子注入；进行防穿通离子注入之后，进行扩散处理；在扩散处理之后，去除所述侧墙。

可选的，所述侧墙的材料为氮化硅、氧化硅、氮氧化硅、氮化锗、氧化锗或氮氧化锗。

可选的，所述侧墙的厚度为10埃～40埃。

可选的，形成所述侧墙的步骤包括：在所述鳍部顶部和侧壁表面形成侧墙材料层；去除所述逻辑区鳍部侧壁表面的侧墙材料层，保留所述存储区鳍部侧壁表面的侧墙材料层。

可选的，在所述鳍部顶部和侧壁表面形成侧墙材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

可选的，通过原子层沉积工艺形成所述侧墙材料层的工艺参数包括：反应气体包括SiH₂Cl₂或NH₃，气体流量在1500sccm～4000sccm的范围内，反应温度在400℃～600℃的范围内，反应压强在1mT～100mT的范围内。

可选的，去除所述逻辑区鳍部侧壁表面的侧墙材料层的工艺包括：各向同性干法刻蚀、湿法刻蚀或干法、湿法刻蚀的共同应用。

可选的，形成所述侧墙的步骤还包括：去除所述逻辑区鳍部侧壁表面的侧墙材料层之前，在所述存储区形成牺牲层；以所述牺牲层为掩膜刻蚀去除所述逻辑区鳍部侧壁表面的侧墙材料层。

可选的，所述牺牲层的材料为光刻胶或抗反射涂层。

可选的，去除逻辑区鳍部侧壁表面的侧墙材料层之前，还包括去除所述鳍部顶部的侧墙材料层。