[发明专利]测试结构以及测试方法

说明书

一种测试结构以及测试方法，测试结构包括：基底，所述基底包括芯片区域；位于所述基底上的层叠导电结构，所述层叠导电结构包括由下至上的底层导电层、互连层结构以及顶层导电层，其中，所述底层导电层、互连层结构以及顶层导电层顺次连接形成环绕所述芯片区域的链条结构；位于所述顶层导电层上方的若干分立的测试层，每一测试层对应与一个顶层导电层电连接，且所述若干分立的测试层环绕所述芯片区域；位于所述层叠导电结构上以及测试层侧壁上的介质层；位于所述介质层顶部以及测试层顶部的钝化层。本发明提高了定位芯片分层位置的确定性，从而提高测试成功率。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种测试结构以及测试方法。

背景技术

晶圆在做好之后，将晶圆切割成若干颗芯片(chip或者die)，这是集成电路生产过程中至关重要的环节之一。但是，芯片在后续切割过程中极易出现分层和裂纹现象，切割引起的分层通常在芯片边缘处，然后向中间芯片延伸，严重威胁到芯片上功能器件的完整性和成品率。

为了避免或减小芯片分层问题，通常在芯片的外围区设置保护环，所述保护环用来保护芯片切割时不受损坏。现有技术中，芯片外围的保护环环绕整个芯片，所述保护环包括第一保护环以及环绕所述第一保护环的第二保护环，其中，第一保护环为SR(Seal Ring)结构，第二保护环为CAS(Crack Stop Structure)结构，一般的，所述第二保护环位于所述第一保护环的外围。

尽管有两层保护环对芯片进行保护，但是在封装过程中还是会有裂纹穿过保护环进入芯片，导致芯片发生分层(delamination)，一旦发生分层，最后的测试将失效，因此需要通过各种失效分析手段来确认芯片分层的位置。为了对制造工艺进行监控，保证工艺可靠性，通常的做法是在芯片中形成测试结构(test key)，用于芯片的一些关键参数的测试和模拟，以保证芯片出厂的质量。

然而，现有技术采用测试结构确认芯片分层位置的难度大，找到芯片失效点的概率有待提高。

发明内容

本发明解决的问题是提供一种测试结构以及测试方法，提高测试成功率。

为解决上述问题，本发明提供一种测试结构，包括：基底，所述基底包括芯片区域；位于所述基底上的层叠导电结构，所述层叠导电结构包括由下至上的底层导电层、互连层结构以及顶层导电层，其中，所述底层导电层、互连层结构以及顶层导电层顺次连接形成环绕所述芯片区域的链条结构；位于所述顶层导电层上方的若干分立的测试层，每一测试层对应与一个顶层导电层电连接，且所述若干分立的测试层环绕所述芯片区域；位于所述层叠导电结构上以及测试层侧壁上的介质层；位于所述介质层顶部以及测试层顶部的钝化层。

可选的，相邻所述测试层之间的距离小于或等于10μm。

可选的，在平行于所述测试层排列方向上，所述测试层的宽度尺寸大于或等于1μm。

可选的，相邻的所述堆叠结构之间共享底层导电层。

可选的，所述测试层的数量与所述顶层导电层的数量相同。

可选的，所述基底的芯片区域具有芯片；所述层叠导电结构顶部低于所述芯片顶部；所述测试层顶部与所述芯片顶部齐平或高于所述芯片顶部。

可选的，所述基底的芯片区域具有芯片，所述芯片包括：位于芯片底部部分厚度的分层高发区、以及位于所述分层高发区上方的分层低发区；其中，所述层叠导电结构顶部与所述分层高发区顶部齐平。

可选的，所述测试结构还包括：位于所述基底上的第一保护环以及第二保护环，且所述层叠导电结构位于所述第一保护环和第二保护环之间。

可选的，所述层叠导电结构顶部低于所述第一保护环顶部；所述层叠导电结构顶部低于所述第二保护环顶部；所述测试层顶部与所述第一保护环顶部以及第二保护环顶部齐平。