[发明专利]静电放电保护电路

说明书

本发明公开了一种静电放电保护电路，所述静电放电保护电路连接在一第一晶圆和一第二晶圆之间，所述第一晶圆包含有硅通孔，所述第二晶圆包含内部芯片电路，包括：阻变存储器、防静电元件以及开关控制单元。本发明通过开关控制单元、防静电元件以及阻变存储器组成的静电放电保护电路能够很好的实现静电放电过程，保护集成电路；而且，在静电放电完成后，通过开关控制单元控制阻变存储器处于高阻态，能够完全将静电放电保护电路与集成电路断开，彻底消除静电放电保护电路的寄生效应，以提高静电保护能力。

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种静电放电保护电路。

背景技术

随着系统集成芯片的规模越来越大，三维集成电路(3DIC)已成为实现所必需的集成密度的可行替代电路。3DIC中广泛采用硅通孔(Through Silicon Via，TSV)实现垂直互连。然而，在3DIC制造过程中，当各堆叠层中具有TSV的晶圆与另一晶圆的金属导线相互连接时，往往要将具有TSV的晶圆进行机械减薄工艺，随着机械摩擦等因素，在具有TSV的晶圆上就会产生相应的静电荷，那么，当各堆叠层相结合时，累积于各堆叠层的静电荷将同时流动而产生一瞬间大电流，形成高电流峰值且释放时间短的放电行为。由于静电的电压很高，ESD(Electro-Static discharge，静电放电)会给3DIC带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路应同时设计于集成电路中，以防止集成电路因受到ESD而损坏。

现有技术中，相应的ESD保护电路由一系列电阻、二极管和一PNP双极结型晶体管组成。但是，该ESD保护电路在放电时会有延时，并且会产生寄生效应，包括寄生电容和/或寄生电感，减低了静电保护的能力。

因此，针对上述技术问题，有必要提出一种改进的静电放电保护电路。

发明内容

本发明要解决的问题是提供一种静电放电保护电路，可以有效的提高静电放电保护能力，消除静电放电保护电路产生的寄生电容和/或寄生电感。

为解决上述技术问题，本发明提供的静电放电保护电路，所述静电放电保护电路连接在一第一晶圆和一第二晶圆之间，所述第一晶圆包含有硅通孔，所述第二晶圆包含内部芯片电路，包括：

第一单元，所述第一单元包括一第一阻变存储器和一第一防静电元件，所述第一阻变存储器的第一端连接所述第一防静电元件的第一端；

第二单元，所述第二单元包括一第二阻变存储器和一第二防静电元件，所述第二阻变存储器的第一端连接所述第二防静电元件的第一端，所述第二防静电元件的第二端接地；

开关控制单元，所述开关控制单元的一端连接所述第一单元中第一防静电元件的第二端；

所述第一单元中第一阻变存储器的第二端和所述第二单元中第二阻变存储器的第二端均与所述硅通孔和内部芯片电路相连。

进一步的，在所述第一晶圆静电放电过程中，所述开关控制单元控制所述第一阻变存储器和所述第二阻变存储器均处于低阻态，当所述第一晶圆带静电正电荷时，所述静电正电荷通过所述第二单元释放；当所述第一晶圆带静电负电荷时，所述静电负电荷通过所述第一单元释放。

进一步的，在所述第一晶圆静电放电完成后，所述开关控制单元控制所述第一阻变存储器和所述第二阻变存储器处于高阻态，所述静电放电保护电路与所述第一晶圆和第二晶圆断开连接。

可选的，所述第一防静电元件为一二极管、栅极接地NMOS管、双极结型晶体管和可控硅中的任意一种。

较佳的，所述第一防静电元件为一第一二极管，所述第一二极管的负极连接所述第一阻变存储器的第一端，所述第一二极管的正极与所述开关控制单元相连。

可选的，所述第二防静电元件为一二极管、栅极接地NMOS管、双极结型晶体管和可控硅中的任意一种。