[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。

[相关申请案]

本申请案享有以日本专利申请案2015-246749号(申请日：2015年12月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有存储单元三维地排列的NAND(Not And，与非)型闪存。

发明内容

本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。

实施方式的半导体存储装置包括：第1及第2存储单元，具备电荷储存层；第1位线，连接在第1存储单元；及第2位线，连接在第2存储单元。数据的写入动作重复编程动作及验证动作的组。通过写入动作，对第1存储单元写入第1数据，对第2存储单元写入与第1数据不同的第2数据。在写入动作的第1组中，在编程动作时，对第1位线施加第1电压，第2位线为电气地浮动的状态，在验证动作时，不进行与第2数据相关的验证动作而进行与第1数据相关的验证动作。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的区块的电路图。

图3是第1实施方式的半导体存储装置所具备的区块的剖视图。

图4是表示第1实施方式的存储单元晶体管的阈值分布的图表。

图5是表示第1实施方式的半导体存储装置的写入动作时的各种配线的电压的时序图。

图6是表示第1实施方式的半导体存储装置的写入动作时的情况的电路图。

图7是表示第1实施方式的半导体存储装置的写入动作时的循环计数与编程验证的关系的图。

图8是表示第1实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图9是表示第1实施方式的半导体存储装置的写入时的选择字线及位线的电压的时序图。

图10是表示第1实施方式的半导体存储装置的写入时的选择字线及位线的电压的时序图。

图11是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图12是表示第2实施方式的半导体存储装置的写入动作时的锁存电路SDL与总线LBUS的状态的图。

图13是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图14是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图15是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图16是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图17是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图18是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。