[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。

[相关申请案]

本申请享有以日本专利申请2016-25096号(申请日：2016年2月12日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND型闪速存储器。

发明内容

本发明的实施方式提供一种可提升处理能力的半导体存储装置。

实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元、连接于第1存储单元的第1位线、连接于第1存储单元的栅极的字线、及连接于第1位线的第1感应放大器。在将数据写入至第1存储单元的程序操作之后，进行确认第1存储单元的阈值电压的验证操作。在对字线施加第1电压的第1验证操作中，第1感应放大器对第1位线施加充电电压。在对字线施加比第1电压高的第2电压的第2验证操作中，第1感应放大器不对第1位线施加充电电压。在对字线施加比第2 电压高的第3电压的第3验证操作中，第1感应放大器对第1位线施加充电电压。

可提供一种能够通过适用所述实施方式而提升处理能力的半导体存储装置。另外，实施方式并非限定于所述说明的方式，而可进行各种变化。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置所具备的感应放大器的框图。

图5是第1实施方式的半导体存储装置所具备的感应放大器单元的电路图。

图6的(a)及(b)是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图7的(a)～(d)是第1实施方式的半导体存储装置所具备的感应放大器单元中的AND运算的流程图。

图8的(a)～(d)是第1实施方式的半导体存储装置所具备的感应放大器单元中的OR 运算的流程图。

图9是表示第1实施方式的半导体存储装置的写入操作的流程图。

图10是表示第1实施方式的半导体存储装置的写入操作中的各布线的电位的时序图。

图11是表示第1实施方式的半导体存储装置的验证操作中的锁存电路所保持的数据的图。

图12是表示第1实施方式的半导体存储装置的验证操作时的各布线的电位的时序图。

图13是表示一实施方式的半导体存储装置的写入操作中的循环次数与验证操作的关系的图表。

图14是表示第1实施方式的半导体存储装置的写入操作中的循环次数与位线电压的关系的图表。