[发明专利]多重堆叠层叠式封装结构的形成方法

说明书

技术领域

本发明实施例是关于一种层叠式封装(package on package，POP)结构，且特别是有关于一种多重堆叠层叠式封装结构的形成方法。

背景技术

在传统整合扇出(Integrated Fan-Out，InFO)工艺中，其中接合了第一组件芯片的顶封装接合于底封装。底封装也可具有封装于其内的组件芯片。通过采用整合扇出工艺，封装的整合度提升。

在现行的整合扇出工艺中，先形成底封装，其包括密封封装胶体于组件芯片及复数穿透成形通孔(through-molding via)。形成重布线路(redistribution lines)以连接组件芯片及穿透成形通孔。接着，通过焊接点接合顶封装于底封装，所述顶封装可包括接合于附加的封装基板的组件芯片。

发明内容

本发明提供一种多重堆叠层叠式封装结构的形成方法，可减缓多重堆叠封装内的翘曲应力、可增加多重堆叠封装的良率且可降低组件封装的高度。

根据本发明的一些实施例，一种方法包括以下步骤。形成第一堆叠半导体组件于第一承载晶片上。单体化第一堆叠半导体组件。胶合第一堆叠半导体组件于第二承载晶片。贴合第二半导体组件于第一堆叠半导体组件上。密封第一堆叠半导体组件及第二半导体组件。将电性连接形成于并电性耦接于第一堆叠半导体组件及第二半导体组件。

基于上述，在中间工艺步骤单体化多重堆叠封装并接着再次将其贴合于载板以进一步进行工艺，可减缓中间多重堆叠封装内的翘曲应力，其可减缓最终多重堆叠封装内的翘曲应力。中间多重堆叠封装的功能也可被测试，使得仅已知良好多重堆叠封装进一部进行工艺。此种测试可增加最终多重堆叠封装的良率。形成半导体组件的承载基板并将其薄化以取代将其移除，可通过避免分离步骤而进一步增加良率。多重堆叠封装可降低最终组件封装的高度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1至图12是根据一实施例所示出的具有多重堆叠芯片的封装的形成的中间阶段的剖面图；

图13是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；

图14是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；

图15是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；

图16至图26是根据一实施例所示出的具有多重堆叠芯片的封装的形成的中间阶段的剖面图；

图27是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；

图28是根据一些实施例所示出的具有多重堆叠芯片的封装的平面图。

附图标记说明：

100、204、214、232、304、404、504、604、614、634：集成电路芯片；

102：基板；

104：内连线；

106、206、216、606、616：芯片连接结构；

108：介电材料；

200：第一封装结构；

200a、600a：第一封装区域；

200b、600b：第二封装区域；

202、230、602、632、702：承载基板；

208、218、234、608、618、636：封装体；

210、220、610、620：介电层；

212、222、224、612、622、624：导通孔；

226、242、628、644：切割；

228、302、402、502、630、704、708：多重堆叠封装；

236、638、706、710：重布线结构；

238、640：接垫；

240、642、712：导通连接结构；

300：第二封装结构；

400：第三封装结构；

500：第四封装结构；

600：第五封装结构；

626：薄化工艺；

700：第六封装结构。

具体实施方式