[发明专利]集成电路结构

说明书

本公开涉及一种集成电路结构。一集成电路结构包括一静态随机存取记忆胞，其包括一读取端口与一写入端口。该写入端口包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置，及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器。该集成电路结构还包括一第一金属层，具有位于该第一金属层内的一位元线、一第一CVdd导线与一第一CVss导线。一第二金属层是位于该第一金属层上。一写入字元线是位于该第二金属层内。一第三金属层是位于该第二金属层上。一读取字元线是位于该第三金属层内。

技术领域

本公开关于一种集成电路装置，且特别涉及一种集成电路结构。

背景技术

于集成电路(integrated circuits)中常使用静态随机存取存储器(SRAM)。静态随机存取记忆胞(SRAM cell)具有保存数据且无需更新(refreshing)的优点。随着集成电路的速度提升需求，静态随机存取记忆胞的读取速率(read speed)与写入速率(writespeed)亦变的更为重要。然而，随着已经非常小的静态随机存取记忆胞尺寸的日益微缩，便很难实现上述需求。举例来说，形成静态随机存取记忆胞的字元线与位元线的金属导线的片电阻(sheet resistance)变的越来越高，且因此增加了静态随机存取记忆胞的字元线与位元线的阻-容延迟(RC delay)情形，阻碍了读取速度与写入速度的改善。

当进入纳米世代时，基于主动区、多晶硅导线、与金属层的微影友善布局形状情形，以及亦基于速度改善用的较短位元线，分裂字元线(split-word-line)型静态随机存取记忆胞已逐渐流行。然而，于纳米世代中，静态随机存取记忆胞仍为更大，导致了两个问题。首先，各位元线需连结于静态随机存取记忆胞的更多列，如此导致更高的位元线金属耦合电容(bit-line metal coupling capacitance)，且因此降低了不同位元线(位元线与位元线条)的差速(differential speed)。第二，亦需连结各字元线于更多行的静态随机存取记忆胞的，如此导致了较长字元线且因此恶化了电阻值。

发明内容

依据一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取记忆胞，包括一读取端口与一写入端口，其中该写入端口包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一第一金属层，具有位于该第一金属层内的一位元线、一第一CVdd导线与一第一CVss导线；一第二金属层，位于该第一金属层上，其中一写入字元线是位于该第二金属层内；及一第三金属层，位于该第二金属层上，其中一读取字元线是位于该第三金属层内。

依据另一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取记忆胞，包括一读取端口与一写入端口，其中该写入端口包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一第一金属层，具有位于该第一金属层内的一位元线、一第一CVdd导线与一第一CVss导线；一写入字元线，位于该第一金属层上的一第二金属层内，其中该写入字元线包括：一条状部，具有横跨该静态随机存取记忆胞的均匀宽度；及一凸出部，具有位于该条状部的一侧上且与的连结；以及一读取字元线，其中该读取字元线是高于该写入字元线的两金属层。