[发明专利]半导体存储器元件及其制作方法

说明书

本发明公开了一种半导体存储器件，包含半导体基材，具有有源区域及介于有源区域之间的沟渠绝缘区域。各有源区域沿着第一方向延伸。埋入字线，位在半导体基材中，沿着第二方向延伸。各有源区域与两条埋入字线相交，将各有源区域区分为三部位:一位线接触区及两个存储单元接触区。第二方向不垂直于第一方向。位线接触结构，直接设在位线接触区上。存储节点接触结构，直接设在各存储单元接触区上。位线接触结构与存储节点接触结构为共平面。位线，位在半导体基材的主表面上，沿着第三方向延伸。位线直接接触位线接触结构。

技术领域

本发明涉及一种半导体元件及其制作方法，特别涉及一种半导体存储器元件及其制作方法，其存储器阵列中具有共平面且低电阻的位线接触结构及存储节点接触结构。

背景技术

现有技术的动态随机存取存储器(DRAM)中，包含了大量的存储单元，其中每一个存储单元可以存储一位元的资讯。一般而言，一个存储单元是由一个电容以及一个电晶体构成。其中，电晶体的漏区或源区两者其中之一是电连接到电容的一端，另一则是电连接到位元线(或位线)。电晶体的栅极电极，则是电连接到字线。此外，上述电容未与电晶体漏区或源区电连接的另一端，则是耦接一参考电压(reference voltage)。为了正常运作，存储器的各个元件构件之间须有适当的电连接。通常，上述各个元件构件之间的电连接，可以通过制作于绝缘层中的接触结构来完成。

随着半导体制造技术的进步，半导体元件设计规范中限定的关键尺寸越来越小，提高了制造半导体元件时确保对准余裕(alignment margin)的困难度，尤其是对于制作位在紧密相邻的导线之间的接触结构。位线接触插塞与位线接触区之间的接触余裕随着半导体元件集成度提高而越来越小，使得未对准或叠对偏位的问题越可能发生。例如，目前制作存储器元件时，常在存储单元接触区与位线接触结构的叠对对准、位线与位线接触结构的叠对对准，以及存储节点接触结构与存储单元接触区的叠对对准上遭遇困难与限制。

此外，由于存储器阵列的有源区域面积微缩，使得制作位线接触结构以及存储单元接触结构时，可着陆(landing)的面积也越来越小，造成接触电阻大幅度的增加。尤其，发生未对准的情况时，接触电阻增加的幅度会更为严重。

发明内容

本发明目的在于提供一种改良的DRAM元件，包含由多数个单元尺寸为6F²的存储单元所构成的存储器阵列，其中包含共平面且低电阻的位线接触结构以及存储节点接触结构。

本发明另一目的在于提供一改良的DRAM元件，包含埋入字线以及位线上电容(capacitor-over-bit line,COB)结构。

本发明再另一目的在于提供一种包含共平面且低电阻的位线接触结构以及存储节点接触结构的DRAM元件的制作方法，制作上具有较大的接触着陆余裕。

本发明一方面提供一种半导体存储器件，包含一半导体基材，其上具有多数个有源区域及介于所述多数个有源区域之间的一沟渠绝缘区域。各所述有源区域沿着一第一方向延伸。多数条埋入字线，位在所述半导体基材中，沿着一第二方向延伸。各所述有源区域会与两条所述埋入字线相交，将各所述有源区域区分为三部位:一位线接触区及两个存储单元接触区。所述第二方向不垂直于所述第一方向。一位线接触结构，直接设在所述位线接触区上。一存储节点接触结构，直接设在各所述存储单元接触区上。所述位线接触结构与所述存储节点接触结构为共平面。至少一位线，位在所述半导体基材的一主表面上，沿着一第三方向延伸。所述位线是直接接触所述位线接触结构。

根据本发明一实施例，所述位线接触结构包含一位线接触插塞以及一直接位在所述位线插塞上的第一金属插塞。所述位线接触插塞的一表面积是大于所述位线接触区的面积。一第一环形间隙壁，在所述位线接触插塞上，围绕着所述第一金属插塞。