[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，其特征在于包括：

第1存储单元；

第1位线，连接于所述第1存储单元；

第1读出放大器单元，连接于所述第1位线；及

电压产生电路，将电压施加于所述第1读出放大器单元；且

所述第1读出放大器单元包含：

第1节点，在充电后，读出时，充电了的电荷根据所述第1存储单元的数据被传输到所述第1位线；

第1电容元件，连接于所述第1节点；及

第1静态锁存电路，连接于所述第1节点，保存所述第1节点的数据；

所述第1静态锁存电路包含：构成第1反相器且串联连接的第1PMOS晶体管及第1NMOS晶体管、以及构成第2反相器且串联连接的第2PMOS晶体管及第2NMOS晶体管，且

所述第1节点连接于所述第1反相器的输入及所述第2反相器的输出，所述第1反相器的输出连接于所述第2反相器的输入；

所述电压产生电路能够对所述第1PMOS晶体管的背栅极施加比源极及栅极的电压高的第1电压；

在给所述第1节点充电时，对所述第1PMOS晶体管的所述源极、及所述第2PMOS晶体管的源极施加第2电压，且

在所述读出时，对所述第1及第2PMOS晶体管的所述源极施加低于所述第2电压的第3电压。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述第1读出放大器单元还包含将所述第2PMOS晶体管与所述第2NMOS晶体管连接的第3NMOS晶体管。

3.根据权利要求1或2所述的半导体存储装置，其特征在于：

所述第1读出放大器单元还包含连接于所述第1节点的动态锁存电路。

4.根据权利要求3所述的半导体存储装置，其特征在于：

所述动态锁存电路包含：

第4NMOS晶体管，漏极连接于所述第1节点，源极接地，栅极连接于所述第2反相器的所述输入；及

第2电容元件，一电极连接于所述第4NMOS晶体管的所述栅极，另一电极接地。

5.根据权利要求1或2所述的半导体存储装置，其特征在于还包含：

第2存储单元；

第2位线，连接于所述第2存储单元；

第2读出放大器单元，连接于所述第2位线；及

第1电路，将所述第1读出放大器单元与所述第2读出放大器单元连接，且

所述第2读出放大器单元包含：

第2节点，在充电后，所述读出时，充电了的电荷根据所述第2存储单元的数据被传输到所述第2位线；

第3电容元件，连接于所述第2节点；及

第2静态锁存电路，连接于所述第2节点，保存所述第2节点的数据；

所述第2静态锁存电路包含：

第3PMOS晶体管及第5NMOS晶体管，构成第3反相器且串联连接；及

第4PMOS晶体管及第6NMOS晶体管，构成第4反相器且串联连接；且

所述第2节点连接于所述第3反相器的输入及所述第4反相器的输出，所述第3反相器的输出连接于所述第4反相器的输入，

所述第1电路包含：

第1晶体管，将所述第2反相器的所述输入与所述第4反相器的所述输入连接；

第2晶体管，将所述第2反相器的所述输入与所述第4PMOS晶体管和所述第6NMOS晶体管的连接节点连接；及

第3晶体管，将所述第4反相器的所述输入与所述第2PMOS晶体管和所述第2NMOS晶体管的连接节点连接。

6.根据权利要求1或2所述的半导体存储装置，其特征在于：

所述第1读出放大器单元还包含连接于所述第1节点的第4电容元件，且

所述第1及第4电容元件的一电极连接于所述第1节点，

所述第1及第4电容元件的另一电极分别连接于第3及第4节点，

在给所述第1节点充电时，对所述第3及第4节点施加比接地电压高的电压。

7.根据权利要求6所述的半导体存储装置，其特征在于：

所述第1电容元件是所述第1节点与所述第3节点的配线间电容、或连接于所述第1节点的第1接触插塞与连接于所述第3节点的第2接触插塞的接触插塞间的电容。