[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。

[相关申请]

本申请享有以日本专利申请2016-120976号(申请日：2016年6月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包括第1存储单元、连接于第1存储单元的第1位线、及连接于第1位线的第1读出放大器。第1读出放大器包含：第1节点，根据第1存储单元的数据向第1位线传输电荷；第1电容元件，连接于第1节点；及第1静态锁存电路，连接于第1节点，保存第1节点的数据。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。

图5是第1实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图6是表示第1实施方式的半导体存储装置所具备的读出放大器单元的一部分的俯视图。

图7是沿着图6的Ⅰ-Ⅰ线的剖视图。

图8是沿着图6的Ⅱ-Ⅱ线的剖视图。

图9是第1实施方式的半导体存储装置所具备的存储单元阵列及读出放大器单元中所包含的电容元件的剖视图。

图10(a)及(b)是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图11是表示第1实施方式的半导体存储装置的写入动作的流程图。

图12是表示第1实施方式的半导体存储装置的编程中各配线的电位的时序图。

图13是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图14是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图15是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图16是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图17是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图18是第3实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。

图19是第3实施方式的半导体存储装置所具备的读出放大器的框图。

图20是第3实施方式的半导体存储装置所具备的读出放大器单元及连接电路的电路图。