[发明专利]鳍式场效应晶体管隔离结构及其制造方法

说明书

半导体器件包括半导体衬底和半导体衬底上的半导体鳍，其中半导体鳍具有由两个单元共享的共同边界处的鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸至半导体衬底的部分的气隙。气隙将半导体鳍分为半导体鳍的两个部分。鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。本发明的实施例还涉及鳍式场效应晶体管隔离结构及其制造方法。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及鳍式场效应晶体管隔离结构及其制造方法。

背景技术

当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，器件封装密度和器件性能受到器件布局和隔离的挑战。为了避免相邻器件(单元)之间的泄漏，标准单元布局采用在氧化硅限定(OD)区域(诸如标准单元的有源区)的边缘上形成的伪多晶硅(poly)片段，即OD边缘上的多晶硅。

随着半导体集成电路产业在追求更高的器件密度、更高的性能和更低的成本的过程中发展到纳米技术工艺节点，来自制造和设计的挑战已经导致诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。鳍式场效应晶体管器件的优点包括降低了短沟道效应和更高的电流。然而，传统的鳍式场效应晶体管器件以及制造鳍式场效应晶体管器件的方法在采用PODE以隔离两个相邻器件(单元)方面还没有完全让人满意。

发明内容

本发明的实施例提供了一种半导体器件，包括：半导体衬底；半导体鳍，位于所述半导体衬底上；以及彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。

本发明的另一实施例提供了一种半导体器件，包括：半导体衬底；以及半导体鳍，位于所述半导体衬底上，所述半导体鳍的两个相对末端的每个都具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。

本发明的又一实施例提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成半导体鳍；在所述半导体鳍上形成彼此相邻的两个单元；在由所述两个单元共享的共同边界处的所述半导体鳍的顶部上形成栅极导体；形成外围地围绕所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成气隙，从而将所述半导体鳍分为所述半导体鳍的两个部分；以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。

附图说明

当结合附图进行阅读时，本发明的各个方面可从下列详细描述获得最深入理解。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明的一些实施例的示出半导体器件的三维示意图。

图1B是图1A所示半导体器件的俯视示意图。

图1C是沿着图1A中的线A1-A1’观察到的半导体器件的截面示意图。

图2A和图2B是根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的三维示意图。

图2C和图2G是根据本发明的一些实施例的示出沿着图2A中的线B1-B1’观察到的用于制造半导体器件的方法的中间阶段的截面示意图。

图3是根据本发明的一些实施例的示出用于制造半导体器件的方法的流程图。

具体实施方式