[发明专利]一种半导体器件及制备方法、电子装置

说明书

本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括：提供半导体衬底，在半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；图案化所述介电层，以形成开口，露出所述保护层；以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。所述方法增大了自对准接触孔的蚀刻工艺窗口。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

在FinFET器件中通常需要通过多个中间掩膜工艺(several-reticle approach)图案化以形成接触孔开口，其中接触孔仅位于栅极区域，自对准接触孔(self-aligned CT，SAC)电连接有源区和栅极。

在自对准接触孔(self-aligned CT，SAC)的制备过程中所述栅极上的间隙壁用于定义所述SAC的轮廓，但目前所述间隙壁往往会被过蚀刻，造成损失，严重影响SAC的轮廓。

因此，有必要提出一种新的半导体器件及制备方法，以解决现有的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；

在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；

在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；

图案化所述介电层，以形成开口，露出所述保护层；

以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。

可选地，在形成所述保护层之前还进一步包括对露出的所述间隙壁层进行修剪的步骤，以减小露出的所述间隙壁层的宽度。

可选地，形成所述保护层的方法包括：

在所述隔离材料层上和所述间隙壁层上形成保护材料层，以覆盖所述隔离材料层和所述间隙壁层；

蚀刻所述保护材料层，以在所述间隙壁层的侧壁上形成所述保护层。

可选地，所述保护层包括BN和TiN中的一种。