[发明专利]半导体器件及其形成方法

说明书

一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有鳍部；在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；形成所述防穿通层后，进行退火处理。所述方法能够提高半导体器件的电学性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

为了减小短沟道效应对鳍式场效应晶体管的影响，降低沟道漏电流。一种方法是通过对鳍部底部进行防穿通注入，降低漏源穿通的几率，从而降低短沟道效应。

然而，现有技术中鳍式场效应晶体管形成的半导体器件的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部；在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；形成所述防穿通层后，进行退火处理。

可选的，形成所述阻挡层的方法包括：在所述半导体衬底上形成初始隔离结构，所述初始隔离结构覆盖部分鳍部的侧壁；在所述初始隔离结构暴露出的鳍部表面形成保护层；形成所述保护层后，去除部分厚度的初始隔离结构，形成隔离结构，所述隔离结构和所述保护层暴露出部分鳍部；在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层。

可选的，所述鳍部的顶部表面具有掩膜层；形成所述保护层的方法包括：在所述初始隔离结构暴露出的鳍部侧壁形成侧壁保护层；所述侧壁保护层和所述掩膜层构成保护层。

可选的，所述掩膜层的材料为氮化硅或氮碳化硅；所述侧壁保护层的材料为氮化硅、氮碳化硅或氮碳硼化硅。

可选的，所述侧壁保护层还位于所述掩膜层的侧壁；形成所述侧壁保护层的方法包括：在所述初始隔离结构上、鳍部和掩膜层的侧壁表面、以及掩膜层的顶部表面形成初始侧壁保护层；回刻蚀所述初始侧壁保护层直至暴露出初始隔离结构表面和掩膜层的顶部表面，形成侧壁保护层。

可选的，所述保护层的厚度为15埃～50埃。

可选的，所述隔离结构和保护层暴露出的鳍部在垂直于半导体衬底表面方向的尺寸为15埃～300埃。

可选的，在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层的方法为：采用第一离子注入工艺在所述隔离结构和保护层暴露出的鳍部中注入阻挡离子。

可选的，当所述防穿通离子的导电类型为P型时，所述阻挡离子的导电类型为N型。